Syntax Error in 1 zu 4 Demultiplexer

[655432 (Gast)]

Hallo,

ich finde in dem folgenden Programm (1 zu 4 Demultiplexer) einfach nicht 
den Fehler.

-- Dateiname: 1zu4_demux
-- Beschreibung: 1 zu 4 Demultiplexer

LIBRARY ieee;
USE ieee.std_logic_1164.all;

ENTITY demux4 IS
  PORT (x: IN STD_LOGIC;
      s: IN STD_LOGIC_VECTOR (1 DOWNTO 0);
      z: OUT STD_LOGIC_VECTOR (3 DOWNTO 0));
END ENTITY demux4;

ARCHITECTURE verhalten OF demux4 IS
BEGIN
  z(0) <= x AND NOT s(0) AND NOT s(1);
  z(1) <= x NOT s(0) AND NOT s(1);
  z(2) <= x AND NOT s(0) AND s(1);
  z(3) <= x AND s(0) NOT s(1);
  
END ARCHITECTURE verhalten;

Ich erhalte foldende Fehlermeldungen:

Error (10500): VHDL syntax error at demux4.vhd(16) near text "NOT"; 
expecting ";"
Error (10500): VHDL syntax error at demux4.vhd(18) near text "NOT"; 
expecting ";"

Vielleicht könnt ihr mir weiterhelfen. Thanks.

[Thomas (Gast)]

Du hast in den entsprechenden Zeilen die logische Operation vergessen 
...

Zeile 16 heißt: z(1) <= x NOT s(0) AND NOT s(1);
muss aber ..... z(1) <= x AND NOT s(0) AND NOT s(1);

Zeile 18 ist dann das gleiche ;)

[Rick Dangerus (Gast)]

Schau mal ob Du schönere Beschreibungen für einen Demuxer findest.
Deine sieht mir sehr unleserlich aus. Da holt man sich doch einen Knoten 
im Kopf um zu verstehen, was da gemacht werden soll.

Hier ist eine Variante, die zumindest erstmal keine Syntaxfehler mehr 
bringt:

  z(0) <= x AND (NOT s(0)) AND (NOT s(1));
  z(1) <= x AND (NOT s(0)) AND (NOT s(1));
  z(2) <= x AND (NOT s(0)) AND s(1);
  z(3) <= x AND s(0) AND (NOT s(1));

Rick

[655432 (Gast)]

OK, ich habe die Schaltung des Demux analysiert und erhalte folgende 
Gleichung:

$$z_1= \overline x_0 \overline x_1 s, z_2= x_0 \overline x_1 s, z_3= \overline x_0 x_1 s. z_4= x_0 x_1 s,$$

Das ergibt dann folgenden Code:

  z(0) <= x AND (NOT s(0)) AND (NOT s(1));
  z(1) <= x AND s(0) AND (NOT s(1));
  z(2) <= x AND (NOT s(0)) AND s(1);
  z(3) <= x AND s(0) AND s(1);

Die Compilation ist jetzt erfolgreich. Jetzt möchte ich daraus einen 1 
zu 16 Demultiplexer konzipieren. Melde mich dabb nochmal.

[655432 (Gast)]

Im Anhang noch das dazugehörige Timing-Diagramm.

Müssten die rot umkreisten Impulse nicht eigentlich abgeschnitten 
werden?

[Mike (Gast)]

> Müssten die rot umkreisten Impulse nicht eigentlich abgeschnitten
> werden?

Sieht eigentlich ganz normal aus. Vielleicht solltest du dir aber mal 
den Takt anschauen. 2ns Zykluszeit ergibt 500MHz.

> Die Compilation ist jetzt erfolgreich. Jetzt möchte ich daraus einen 1
> zu 16 Demultiplexer konzipieren. Melde mich dabb nochmal.

Bevor du damit anfängst, solltest du das hier mal durchlesen:

http://toolbox.xilinx.com/docsan/xilinx4/data/docs/sim/vtex13.html

Ist zwar für Multiplexer, aber dort gibt es ein paar Beispiele wie man 
das übersichtlicher machen könnte.

[655432 (Gast)]

"Sieht eigentlich ganz normal aus. Vielleicht solltest du dir aber mal
den Takt anschauen. 2ns Zykluszeit ergibt 500MHz."

Wie mache ich das? Kenne mich mit Quartus nicht so gut aus.