Hallo, bei hierachischem Design ergibt sich oft folgendes Problem: eine Komponente hat als Ports z.B. a: in std_logic; b: out std_logic; ... (idR. mehrere in's/out's). Eine oder mehrere Komponente greifen nun genau auf diese Ports zu, z.B. a: OUT std_logic; b: IN std_logic; .. d.h. in's/out's sind genau umgekehrt. Fasst man nun a,b,.. in einer Struktur zusammen, dann kann man leider nicht die Richtung in Form von "in" oder "out" definieren und dann in der Port-Liste die Parameter je nach dem entweder in ihrer Richtung zu belassen oder allesamt umzukehren.. Mein Ziel ist nun aber alle Parameter in einerStruktur zusammenzufassen, um den VHDL-Code einfacher und übersichtlicher zu gestallten. Weiss vieleicht jemand wie das trotzdem gehen könnte???? Gruss (und schöne EM) Jörg
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