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Forum: FPGA, VHDL & Co. ModelSim: Projekt simulieren


Autor: D. E. (eschlair)
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Hallo zusammen

Wie simuliert man ein Xilinx-Projekt (TOP) mit allen Signalen im 
ModelSim?

Die verschiedenen Funktionsblöcke funktionieren aus meiner Sicht. Nur 
wenn ich das ganze Projekt simuliere, gehts nicht.
Angenehm wäre, wenn man im ModelSim (TOP) auch die Signale der 
verschiedenen Funktionsblöcke anschauen kann.
Wie ist das möglich?

Zum simulieren schreibe ich eine Testbench in VHDL.

Grüsse

Autor: Umberto (Gast)
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Simuliere doch erst einmal die Testbench selber und schaue, ob alle 
Signale richtig wackeln. Dann hängst Du Stück für Stück Deine Beuteile 
rein und dann siehst Du schon, was falsch läuft. Entweder ist irgendwas 
doppelt definiert und arbeitet gegeneinander, oder die TB hängt aus 
anderen Gründen.

Autor: Christian R. (supachris)
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Du kannst dir doch vom ISE ein Grundgerüst der Testbench für das 
Top-Level-Design erstellen lassen. Dann werden zunächst nur alle 
Anschlüsse, die in der Zielhardware dann nach außen gehen, in die 
Testbench aufgenommen. Ausgehend davon kannst du dann das gesamte Design 
simulieren. Und ja, zumindest in der verhaltenssimulation kannst du alle 
Signale in allen Funktionsblöcken mit deren richtigen Namen anschauen. 
Nur in der Timing-Simulaion geht das kaum noch, da der Placer und der 
Router nach dem Verdrahten keine internen Signalnamen mehr übrig lässt, 
oder zumindest nicht so, wie du das hattest.

Beim Gesamtsystem sollte man zunächst den reset und den Takt in die TB 
reinmachen und dann muss das ja schon mal laufen, wenn nix im Design 
falsch ist.

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