Verzögerung mit Schieberegister in VHDL

[Sebastian (Gast)]

Hallo,

Ich versuche gerade einen Verzögerer in VHDL zu bauen. Leider 
funktioniert das noch nicht.

ARCHITECTURE verzoegerung_architecture OF verzoegerung IS
  signal reg : std_logic_vector (3 downto 0);
  BEGIN

  verarbeitung: process(clk,dv)
  begin
    if clk'event and clk='1'then
      if rst = '1' then
        reg <= b"0000";
      end if;
      reg sll 1; 
      reg(0) <= dv;
      read_enable <= reg(2);      
    end if;    
  end process verarbeitung;
END verzoegerung_architecture;

Wo liegt mein Fehler? Es sieht so aus als würde er meine shiftoperation 
nicht mögen.

[Daniel R. (Gast)]

Hallo!

Schreib anstatt:
reg sll 1;
reg(0) <= dv;

das hier:
reg <= reg(reg'length-2 downto 0) & dv;

[Sebastian (Gast)]

Kannst du kurz erklären wie das funktioniert?

[Daniel R. (Gast)]

reg <= reg(reg'length-2 downto 0) & dv;

wenn du dir das Register vorstellst:
reg = "3210" (wobei die Zahlen jetzt die Bitstellen symbolisieren)

reg(reg'length-2 downto 0) & dv;

d.h. die Stellen "210" werden vom alten Registerwert genommen und mit "& 
dv" wird dein neues Bit "0" hinzugefügt!
Bit 3 geht verloren (da linksschieben)

ergo: reg(neu) = unteren 3 Bits von reg_alt und das dv-Bit auf Stelle 0 
dazusetzen.

[Thomas Ulrich (Gast)]

Soll das sll ein ShiftLeft werden ?

[Sebastian (Gast)]

Ja, hatte ich so in verschiedenen VHDL Anleitungen gefunden.