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Forum: FPGA, VHDL & Co. Error in wait Until


Autor: Gast (Gast)
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hallo
ich habe eine kurz Frage
ich versuch jetzt ein LCD-Modul für DE2 Board mit vhdl zu programmieren.

folgendes zeigt mir die Quartus in untere Zeile 2 Error

WAIT UNTIL (iCLK'EVENT AND iCLK = '1') OR (iRST_N'EVENT AND iRST_N = 
'0');

erste Error:
Error (10628): VHDL error at LCD_TE.vhd(45): can't implement register 
for two clock edges combined with a binary operator

zweite Error:
Error (10658): VHDL Operator error at LCD_TE.vhd(45): failed to evaluate 
call to operator ""or""

ich könnte nicht weiter
danke für euere Hilfe

Autor: Bernhard R. (barnyhh)
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Hallo,
das Konstrukt "(iCLK'EVENT AND iCLK = '1')" bedeutet:
"Nimm die steigende Flanke von iCLK!" Es ist also exakt dasselbe wie 
"rising_edge(iCLK)".

Der Ausdruck "WAIT UNTIL (iCLK'EVENT AND iCLK = '1') OR (iRST_N'EVENT 
AND iRST_N = '0');" soll also - denkt der VHDL-Compiler - ein Flipflop 
mit 2 Takteingängen produzieren. Das geht nicht, denn ein derartiges 
Bauteil existiert nicht! Hier prallen die (virtuelle) Gedankenwelt des 
Designers und die (reale physikalische) Welt des entstehen sollenden 
Bauteils heftigst aufeinander, und der Compiler sagt mit Recht:"So 
nicht!".

Diesen Fehler macht wohl jeder am Anfang seiner Lernkurve; bei mir ist 
es noch garnicht so lange her. Daher hat es bei mir auch sofort 
"geklingelt".

Bernhard

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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>WAIT UNTIL (iCLK'EVENT AND iCLK = '1') OR (iRST_N'EVENT AND iRST_N = '0');
Die Simulation kann das.
Aber dir muss klar sein, dass du hier ein Flipflop mit 2 Takteingängen 
beschreibst. Sowas kannst du nicht kaufen.

Vielleicht kommst du so weiter:
   process begin
      WAIT UNTIL (iCLK'EVENT AND iCLK = '1');
      if (iRST_N = '0') then
      :
      else
      :
      end if;
   end process;

Siehe auch dort:
Beitrag "Hardware mit VHDL "richtig" beschreiben."

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