Moin, ich habe mit sem Xilinx System Generator unter Simulink ein Modell erzeugt. Nun will ich dieses Model mit einem unter ISE erstellten VHDL Project verbinden bzw einbainden als component.Das Problem ist nun, dass ich jetzt nicht genau weiß, welches das top level VHDL file ist. Der System Generator von xilinxerzeugt mir drei vhd files. EIn file model.vhd, ein model_cw.vhd und ein model_dw.vhd. Welches ist denn nun davon das top level file??? Vielen Dank schon einmal
Bitte melde dich an um einen Beitrag zu schreiben. Anmeldung ist kostenlos und dauert nur eine Minute.
Bestehender Account
Schon ein Account bei Google/GoogleMail? Keine Anmeldung erforderlich!
Mit Google-Account einloggen
Mit Google-Account einloggen
Noch kein Account? Hier anmelden.