Wenn ich mir die RTL Synthese anschaue, sehe ich die Verwendung von Countern, Vergleichern usw. Gibt es irgendwo eine Auflistung der Makros, die inferierbar sind? Wenn man auch D Flipflop nimmt, so gibt es verschiedene. FDR ist der synchron resetbar, FDC ist asynchron "clearbar". Gibt es irgendwo mehr Informationen zu anderen Typen? Grüsse, Daniel
Das steht im Xilinx Libraries Guide, ~ 1100 Seiten geballte Informationen. In der Regel ist es aber sinnvoller, die entsprechende Funktionalität in VHDL zu beschreiben - das macht den Code flexibler.
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