ABEL -> VHDL counter & state-machine

[Rom L. (Gast)]

hallo zusammen!

ich bin in sachen VHDL ein neuling und es gelingt es mir nicht, eine
bestehende ABEL-logik in VHDL zu realisieren, damits so funzt wie es
soll.

im dateianhang hab ich die relevanten teile des ABEL-codes mitgeschickt.

speziell geht es hier um die 'wait-state-erzeugung' (counter und
state-machine).

wie kann man den counter und die state-machine in VHDL am besten 
realisieren?

es waere super, wenn mir jemand von euch dabei helfen koennte!

vielen dank im voraus.

greets rom

[Läubi .. (laeubi)]

Ich empfehle dir VHDL kompakt von Andreas Mäder da werden die Grundlagen 
erklärt.

Einen Counter realisiert man am besten über ein Breit genuges Signal das 
man einfach incrementiert.

[Rom L. (Gast)]

okay, hat sich erledigt!

die ursache lag nicht an der state-machine und auch nicht am counter, 
sondern an den zuweisungen der CS_... - signale!

dennoch vielen dank!

greets rom