Simulation - Anfängerfragen

[Ralf J. (rujatt)]

FPGA ist für mich Neuland, habe aber gesehen das man sich
die Signal timings und Verläufe anzeigen lassen kann.
Aber Wie ?
Wie heißt das Dingens und wie rufe ich es auf ?
Arbeite mit dem Spartan3 Starterboard und ISE 7.1

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

> Arbeite mit dem Spartan3 Starterboard und ISE 7.1
In welcher Ssprache?
Falls VHDL oder Verilog:
Modelsim XE (Xilinx Exdition) herunterladen und installieren. Danach 
eine Testbench schreiben. Vorher am besten noch ein Buch zum Thema 
durchlesen (z.B. VHDL-Synthese von Reichhardt/Schwarz)

[Nephilim (Gast)]

lothar, bekommst du von Reichhardt/Schwarz schon promotion-vergütung? so 
oft wie du das buch erwähnst.

[Martin K. (mkohler)]

Nephilim wrote:
> lothar, bekommst du von Reichhardt/Schwarz schon promotion-vergütung? so
> oft wie du das buch erwähnst.
Und wenn er dafür entschädigt werden sollte - der Tipp ist gut.
Wobei anzumerken ist, dass gerade das Thema Simulation im 
Rechhardt/Schwarz nur gaaanz kurz erwähnt wird.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Martin Kohler wrote:
> Nephilim wrote:
>> lothar, bekommst du von Reichhardt/Schwarz schon promotion-vergütung?
> Und wenn er dafür entschädigt werden sollte - der Tipp ist gut.
Nein mit Vergütung oder Entschädigung (je nach Sichtweise ;-) ist leider 
nichts los...
Aber ich konnte bisher kein ähnlich fundiertes, anfängertaugliches 
Buch finden.

Um die Parität zu wahren: Das Thema wurde bereits angesprochen im 
Beitrag "VHDL-Buch, aber welches?"

M.E. ist ein Buch zum Lernen auf jeden Fall besser, als ein 
elektronisches Dokument.
Der Vorteil bei einem Buch ist, dass man "querblättern" kann.
Wenn ich ein Buch kenne, finde ich sehr leicht was darin.

Der Nachteil, dass alles gleichwertig dargestellt ist/wird.
Wenn zuviel drin steht und alles gleich wichtig aussieht, dann werde ich 
von der Informationsflut erschlagen. Vorrangig muß deshalb sein, dass 
der Autor was von der Sache versteht und das Wichtige vom Unwichtigen 
abheben kann.

> Wobei anzumerken ist, dass gerade das Thema Simulation im
> Rechhardt/Schwarz nur gaaanz kurz erwähnt wird.
Das stimmt allerdings  :-/
Wobei gerade das Thema Simulation gern überbewertet wird...

[Duke Scarring (Gast)]

>Wobei gerade das Thema Simulation gern überbewertet wird...

Genau das ist mein täglich Brot. Also ich finde das Thema wird 
unterbewertet ;-)

Duke

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

@ Duke Scarring:
> Genau das ist mein täglich Brot. Also ich finde das Thema wird
> unterbewertet ;-)
Ein altes Sprichwort sagt: Trocken Brot macht Wangen rot  ;-)

Dann könnte ich dich mal fragen, was ein gutes (praxisnahes) Buch zum 
Thema Simulation (Strategie, Umsetzung und Auswertung) ist. Fällt dir da 
was ein?

[Duke Scarring (Gast)]

@Lothar Miller:
Also hier neben mir liegt: Wile, Goss, Roesner "Comprehensive Functional 
Verification". Da stehen ein paar richtig gute Ideen drin. Nur wirft man 
nicht eben mal ein (fast immer) funktionierendes Design über Bord, was 
alle Nase lang verkauft wird. Bei dem Buch bin ich noch nicht ganz 
durch, das ist keine leichte Kost.

Auf meiner read-to-do Liste steht noch: Bergeron, "Writing Testbenches: 
Functional Verification of HDL Models". Dazu kann ich also noch nichts 
sagen.

Momentan schlage ich mich mit fehlerhaften Synthesen rum :-(

Duke

[Mathi (Gast)]

> Genau das ist mein täglich Brot. Also ich finde das Thema wird
> unterbewertet ;-)

zustimm Das sehe ich auch so. Bei sehr komplexen Systemen kommt man um 
die Simulation nicht rum.


> Auf meiner read-to-do Liste steht noch: Bergeron, "Writing Testbenches:
> Functional Verification of HDL Models".

Ich kann das Buch nur empfehlen. Ist wirklich sehr gut wenn man sich mit 
Simulation auseinander setzen will.

[Arndt B. (Firma: Helion GmbH) (bussmann)]

Zur Einstimmung kann ich auch mal einen Blick in Verilog empfehlen. Von 
Stuart Sutherland gibt es im Netz die eine oder andere gute 
Beschreibung/Anleitung.

Auch gut:
http://www.fachschaft.informatik.tu-darmstadt.de/forum/viewtopic.php?f=421&t=8979

Da sind viele Links zu Simulatoren, Tools und die Einbindung in Eclipse.

--

Gerade bei komplexen Designs sollte man sich nicht verleiten lassen nur 
im System zu testen. Eine gute Testbench mit Simulation hat uns schon so 
manche Nacht des "Testens" erspart.

Außerdem ist nicht zu vergessen, das HDL Hardwarebeschreibungssprachen 
sind und diese werden sowohl vom Simulator, als auch vom Synthesetool 
interpretiert. Natürlich kommt es, je nach Programmierstil dabei zu 
unterschiedlichen Interpretationsmöglichkeiten (Modelsim ist mir da zu 
gutmütig, icarus ist da viel bösartiger), so dass man i.d.R. das 
Syntheseergebnis auch simulieren sollte oder funktional 2 Simulatoren 
drauf loslässt (einen guten und einen bösen). Wenn beide zum gleichen 
Ergebnis kommen, dann ist die Chance groß, dass das Design nach der 
Synthese auch noch funktioniert.

Viele Grüße
Arndt

[Klaus F. (kfalser)]

Bin ich froh, dass ich VHDL arbeite. Ein Simulator reicht ...

Der Programmierstil sollte natürlich so sein, dass es nicht zu 
unterschiedlichen Interpretationsmöglichkeiten kommt. Dazu gibt es auch 
die IEEE 1076.6 und wenn man sich an die "klassischen" Beschreibung für 
FF mit "if rising_edge()" usw. hält, dann kann nichts passieren. 
Letztendlich braucht man keine alterniven Beschreibungsformen mit wait 
usw.
Bei VHDL ist es höchsten noch das leidige Thema mit den Sensitivity 
Listen, welches für Anfänger Probleme geben kann, weil der Compiler sie 
oft leider automatisch ergänzt. Das wurde in diesem Forum schon oft 
diskutiert.

In meiner Laufbahn bis jetzt habe ich die Post-Synthese Simulation Gott 
sei dank niemals gebraucht. Der Fehler war immer noch in der 
Pre-Design-Phase, sprich im Kopf.