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Forum: FPGA, VHDL & Co. Library simprim


Autor: Martina M. (xaiven-be)
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Schönen guten Morgen,

ich habe ein VHDL-Modul als Netzliste bekommen, welches ich in mein 
Design einbinden muss. In dem File werden folgende Libraries 
eingebunden:
library IEEE;
use IEEE.STD_LOGIC_1164.all;
-- Library use clause for technology cells
library unisim,simprim ;
use unisim.vcomponents.all,simprim.vcomponents.all;

Wenn ich jetzt eine Synthese starte, kommt die Fehlermeldung:
Library simprim cannot be found.

Ich nutze Xilinx IS 10.1 mit dem ISE Simulator. In der ISE Help steht:
Note You do not need to compile or map Xilinx Simulation Libraries if 
you are using the ISE Simulator (ISim) or the ModelSim Xilinx Edition 
simulator.

Habs auch versucht, kann die nicht compilen. In der Readme zu den 
simprim-files steht, mann solle folgendes deklarieren:
Library IEEE;
use IEEE.VITAL_Primitives.all
use IEEE.VITAL_Timing.all

Muss ich das zusätzlich zu den ursprünglichen Deklarationen einfügen?
Wenn ich das (zusätzlich) eingefügt habe, kommt folgende Fehlermeldung:

ERROR:HDLParsers - Cannot reanme dependency database for library "ieee", 
file is "C:/Xilinx/10.1/ISE/vhdl/xst/ieee/hdpdeps.ref".  Temporary 
database file "C:\Xilinx\10.1\ISE\vhdl\xst\ieee\xil_2364_6" will remain. 
System error message is:  File exists

Hat mir hier jemand einen Tipp?

Vielen Dank,
Martina

Autor: Klaus Falser (kfalser)
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Die Simprim Liibrary ist NUR für die Simulation!
Wenn das ganze eine Netzliste ist, die für die Simulation erzeugt wurde, 
dann kann diese von der Synthese nicht compiliert werden.
Anderenfalls kannst Du den Verweis auf Simprim löschen, und versuchen 
das ganze zu kompilieren.

Autor: Martina M. (xaiven-be)
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OK, da im Kopf der Datei noch:

Precision RTL Synthesis

steht, dann scheint die Netzliste nur für die Simulation erzeugt worden 
zu sein. Oder kann ich das noch irgendwie genau rausfinden, ob die 
Netzliste wirkluch NUR für eine Simulation gut ist?
Wenn ich die simprim lösche, klappt die Synthese fehlerfrei, aber kann 
ich jetzt sicher sein, dass die Netzliste (die vielleicht nur für die 
Simulation erstellt worden ist) korrekt umgesetzt wird? Wahrscheinlich 
durch eine Post-Route-Simulation...?

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> simprim
= Simulation Primitives

Autor: Klaus Falser (kfalser)
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Wenn sich die Datei kompilieren läßt, dann ist's OK.
Die VHDL Files mit dem simprim primitiven dienen zur Timing Simulation 
und werden erst nach dem Place&Route  erzeugt.
Sie sollten einen Header mit der Schrift Xilinx haben.
Ob Du eine Timing Simulation brauchst, mußt Du entscheiden, aber 
normalerweise geht man schon davon aus, dass die Umsetzung richtig war.
Das ist ein bischen wie wenn man ein C-Programm auf Assemblerbasis 
nochmal simuliert, um zu schauen ob der C-Compiler richtig gearbeitet 
hat.

Autor: Martina M. (xaiven-be)
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OK, herzlichen Dank für die Hilfe und die Erklärungen!

Gruß Martina

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> Ob Du eine Timing Simulation brauchst, mußt Du entscheiden, aber
> normalerweise geht man schon davon aus, dass die Umsetzung richtig war.
D.h. das die gesetzten Timing-Constraints passen und erfüllt wurden.
Statt eine Post-Place- oder Post-Route-Simulation zu machen, solltest du 
dir eher die statische Timing-Analyse ansehen. Dort steht z.B. der 
kritische Pfad, der das Timing beschränkt und andere interessante Sachen 
zur Implementation. Diese Datei ist immer einen Blick wert ;-)

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