struct in VHDL

Gabriel Gast #1371193 
Liebe Kollegen!

Gibt es eine Möglichkeit ein Struct in VHDL zu erstellen? Wenn ja wo 
schreibe ich das hin? Kann ich das auch in einer eigenen Datei 
schreiben?
Wie rufe ich die einzelnen Einträge dann ab??

By the way: ich habe mir ein Array (Matrix) erstellt und kann dort kein 
std_logic eintragen. Welche Datentypen kann ich mit einem Array 
verwenden?

Ich bin froh, dass es dieses Forum gibt und möchte mich bei allen 
bedanken, die ihre Hilfe anbieten. Ihr helft sehr vielen VHDL Neulingen 
ihre Fähigkeiten zu verbessern.

LG
Gabriel
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Roger S. #1371272 
Du kannst alle Datentypen in ein Array packen, auch std_logic;

Hier ein Beispiel zu VHDL records in einer eigenen Datei:

1
package my_types is

2


3
type stuff is record

4
  a_signal       : std_logic;

5
  another_signal : std_logic;

6
end record;

7


8
end package;


Dann in dem Modul wo du das benutzen willst:

1
signal demo : work.my_types.stuff;

2
signal foo  : std_logic;

3


4
demo.a_signal <= '1';

5
foo <= demo.a_signal;


Bei der Synthese oder compilieren in der Simulation spielt die 
Reihenfolge eine Rolle. Die Datei mit dem Package muss zuerst uebersetzt 
werden.

Cheers, Roger
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