Verilog nach VHDL umsetzen

[VHDL Anfänger (Gast)]

Wie kann ich den Code von AD7401.PDF auf Seite 15-16 von Verilog auf 
VHDL umsetzen?
Was ist da zu beachten? Eigentlich kann man das doch fast 1:1 
übernehmen?

[Antti Lukats (Gast)]

ja fast 1:1 diese kode

aber warum? die meisten FPGA tools machen vhdl-verilog mixed
auch ohne probleme

ok, free Libero macht es nicht, aber sonst sollte kein
problem sein ein modul in verilog haben

Antti

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Du könntest dabei aber diese Orgien abkürzen:

 DATA[15] <= diff3[23]; 
 DATA[14] <= diff3[22]; 
 DATA[13] <= diff3[21]; 
 DATA[12] <= diff3[20]; 
 DATA[11] <= diff3[19]; 
 :
 :
 DATA[0]  <= diff3[8];

z.B. in

 DATA <= diff3(23 downto 8);

Das liest sich einfach kompakter...

[Antti Lukats (Gast)]

na das geht ja in verilog auch :)
wenns lauft muss man nicht alles "nett" machen

Antti

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

> wenns lauft muss man nicht alles "nett" machen
Richtig, das ist der beste Kopierschutz ;-)