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Forum: FPGA, VHDL & Co. Xilinx ISE Schematic-Editor


Autor: Philipp B. (philippb)
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Hallo,
ich habe ein Problem mit dem Schematic-Editor in Xilinx ISE 10.1 
Web-PACK.
Ich habe mehrere VHDL - Designs erstellt, in den Schematic - Editor 
eingefügt und entsprechend "verdrahtet".
Für ein flexibles Design verwende ich gerne eigene Types und SubTypes, 
welches ich immer in einem package types ablege.

Dieses Package types muss ich dem Schematic-Editor mitteilen, um die 
Typen der signals, welche zur 'verdrahtung' benötigt werden, richtig zu 
definieren.

Leider habe ich in der Xilinx Dokumentation und beim "googeln" diesen 
Fall nicht gefunden. Es scheint mir alle welt "verdrahtet" nur mit 
std_logic und std_logic_vector!

Bisher habe ich immer nur im Editor vhdl programmiert. XILINX ISE nutzte 
ich nur zum Syntetisieren und Programmieren.

Ich danke euch, dass Ihr euch mit meinem Problem beschäftigt!
Viele Grüße,
Philipp

Autor: Dr.Schmock (Gast)
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Meines Wissens sind variable Ports im Schematic Editor nicht möglich. 
Ich habs auch schon versucht, hab auch bei anderen nachgefragt - es 
schein nicht zu gehen.

Autor: Philipp B. (philippb)
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OK, danke für deine Antwort!
Ich steige wohl wieder auf den Editor um!

Autor: Christian R. (supachris)
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Der Schematic Editor ist seit der 11.1 eh schon wieder verschlimmbessert 
worden. Beim verschieben von vorhandenen Leitungen werden diese nicht 
angezeigt. Ist dann im Blindflug....doll. Außerdem ist die Schriftgröße 
konstant unleserlich klein....früher wurde die mit gezoomt.

Autor: Philipp B. (philippb)
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Es existier in den Projektfiles eine Datei [schematic-File].vhf.
Diese entspricht dem VHDL-Design des Schematic-Files, nur dass eben die 
Typen falsch definiert sind.
Ich werde vesuchen, dort mein package hinzuzufügen, die Typen zu 
korregien und anschließend zu syntetisieren! Dürfte eigentlich gehen!

Autor: Christian R. (supachris)
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Philipp B. schrieb:
> Es existier in den Projektfiles eine Datei [schematic-File].vhf.
> Diese entspricht dem VHDL-Design des Schematic-Files, nur dass eben die
> Typen falsch definiert sind.
> Ich werde vesuchen, dort mein package hinzuzufügen, die Typen zu
> korregien und anschließend zu syntetisieren! Dürfte eigentlich gehen!

Da bin ich nicht sicher. Das ist nur Spaghetti-Code, der die einzelnen 
Schaltplan-Elemente verbindet. Ob diese Elemente mit deinen Typen 
kompatibel sind, weiß ich nicht. Außerdem wird die bei jeder Synthese 
oder "Check Schematic" neu geschrieben....

Autor: Philipp B. (philippb)
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Es ist normaler VHDL-Code.
Mann kann es einfach Kopieren, in eine VHDL-Datei einfügen und 
editieren.
Nur:
  - Sind die Name der Signale sehr speziell ==> schlechte Übersicht
  - Signale lassen sich im Schematic nicht "umklemmen"
    ==> löschen und neues Signal erstellen nötig
       ==> Signal hat neuen namen
           ==> Editierte VHDL-Top-Model ist wieder hinfällig.

Alles im allem macht es viel Arbeit und alles ist zu nichten, wenn man 
einen kleinen Fehler in der Schematic gemacht hat!

Xilinx ISE ist meiner Meinung nach nur zum syntetisieren und 
implementieren zu gebrauchen.


Mich wundert es sehr dass es kein vernünftiges Open-Source VHDL Tool zum 
verknüpfen der Models gibt. Zusammen mit ghdl und GTK-wave hätte man 
alle
mächtigen VHDL-Tools zusammen die man bräuchte um elativ große Projekte 
anzugehen.

Vieleicht hatt ja jemand lust mit mir diese Aufgabe anzugehen:
Zwei tools:
Eines erstellt aus der Entity und den Nutzereingaben ein Block und 
speichert dieses als BMP zusammen mit offsets der Pins.
Das andere Tool importiert dies BMPs und ermöglicht die verknüpfung.

Alles in java geschrien ermöglicht es auf allen Maschienen auszuführen.

Autor: Jörg Wunsch (dl8dtl) (Moderator) Benutzerseite
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Philipp B. schrieb:

> Eines erstellt aus der Entity und den Nutzereingaben ein Block und
> speichert dieses als BMP zusammen mit offsets der Pins.
> Das andere Tool importiert dies BMPs und ermöglicht die verknüpfung.

PNG bitte. ;-)

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