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Forum: FPGA, VHDL & Co. Modelsim Problem mit STD_LOGIC_VECTOR


Autor: noeppkes (Gast)
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Hallo,

versuche nun schon seit 1 1/2 Tagen den angehängten VHDL-Code zu 
simulieren mit Modelsim.

bclk_int wird in Modelsim bei jeden Takt hochgezählt.
Bei bclk_count, dclk, bclk2 passiert gar nichts, obwohl der VHDL auf der 
Hardware läuft. ?!?

Habe jetzt schon von Modelsim 6.0a XE auf 6.4a XE upgedatet. Das 
gleiche.
Ich hoffe mir kann jemand helfen.

noeppkes

Autor: noeppkes (Gast)
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Hallo nochmals,

habe noch das Bild vom Modelsim angehängt.

noeppkes ...

Autor: Klaus Falser (kfalser)
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Ja klar,
'U' bedeutet nämlich uninitialisiert, und wenn Du zu etwas, das nicht 
bestimmt ist, etwas dazuzählst, bleibt's halt weiterhin unebstimmt.

Initialisiere die Signale, dann klappt auch die Simulation.

Noch ein Hinweis : Die integer-Variable läuft nach 255x über, da wird 
der Simulator meckern. Das ist nicht zu nichts zu tun mit der HW, wo 
daraus ein 8 Bit register gemacht wird, und von FF auf 0 geht.

Autor: noeppkes (Gast)
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Hallo Klaus,

du hast vollkommen Recht.
Nach der Initialisierung aller Signale läuft das ganze und die 
INT-Variable läuft dann auch noch mit einem Fehler in Modelsim über.

Die INT-Variable war nur zum Test drin. Habe sie jetzt rausgeschmissen.

Vielen Dank für deine Hilfe.

noeppkes ...

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