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Signale transportieren
Gast
#1544173
Moin, wie kann ich Signale in VHDL von einer in die andere Entity/Archi bekommen. Ich muss also ein State einer Statemachine (zb. READ_MEM_3) in zwei Entity/Arch verwenden. Weiß aber nicht wie ich es von der einen in die andere bekommen. Danke für die Hilfe. Mfg: Crouch > Weiß aber nicht wie ich es von der einen in die andere bekommen. Die Schnittstelle einer Entity ist der Port. Du mußt also: 1. die Typdefinition der FSM in ein Package (z.B. package xxx) verpacken 2. dieses in jede der vhdl-Dateien einbinden (use work.xxx.all) 3. in jeder Entity in der Port-Liste ein Signal des Typs der FSM aufnehmen 4. dieses Signal in den Komponenten verdrahten Das ist ein gnadenloser Aufwand. Und absolut unnötig, wenn du z.B. nur wissen willst, ob deine FSM noch beschäftigt oder bereits im Ruhezustand ist. Dann würde ich eher ein Signal busy oder active definieren... Etwa so, wie in dieser Division: http://www.lothar-miller.de/s9y/categories/24-Division
Gast
#1544239
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;
use work.test_pack.all;
entity sram_controller_e is
port(
clk_i : in std_ulogic;
reset_n_i : in std_ulogic;
fsm_start_addr_i : in std_ulogic_vector(18 downto 0);
fsm_we_i : in std_ulogic;
fsm_re_i : in std_ulogic;
srctr_idle_o : out std_ulogic;
srctr_we_reg_n_o : out std_ulogic;
srctr_ce_reg_n_o : out std_ulogic;
srctr_oe_reg_n_o : out std_ulogic;
srctr_lb_reg_n_o : out std_ulogic;
srctr_ub_reg_n_o : out std_ulogic;
mem_data_b : inout std_logic_vector(15 downto 0));
end sram_controller_e;
architecture sram_controller_a of sram_controller_e is
signal state : fsm_t;
signal addr_next : std_ulogic_vector(18 downto 0);
signal addr_inc : std_ulogic_vector(18 downto 0);
signal addr_reg : std_ulogic_vector(18 downto 0);
begin
.
.
.
end sram_controller_a;
----------------------------------------------------------------------
Die drei oberen Signale müssen aus der Architecture ein meine zweite
Architecture. (Ich kann das leider nicht anders machen is nee
Laborübung).
state ist bereits in einem package definiert.
----------------------------------------------------------------------
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;
use work.test_pack.all;
entity sram_controller_data_e is
port(
clk_i : in std_ulogic;
reset_n_i : in std_ulogic;
audio_data_i : in std_ulogic_vector(23 downto 0);
srctr_data_o : out std_ulogic_vector(23 downto 0);
fsm_we_i : in std_ulogic;
srctr_end_addr_plus1_o : out std_ulogic_vector(18 downto 0);
srctr_addr_reg_o : out std_ulogic_vector(18 downto 0);
mem_data_b : inout std_logic_vector(15 downto 0));
end sram_controller_data_e;
architecture sram_controller_data_a of sram_controller_data_e is
.
.
.
begin
----------------------------------------------------------------------
Und in die oben drüber beschriebne Archi. müssen die Signale.
----------------------------------------------------------------------
Würd mich sehr über weitere Hilfe freuen, hab mir schn den ganzen Tag
den Kopf zerbrochen.
Danke
Gruß Crouch
Crouch schrieb: > Die drei oberen Signale Also die hier: signal state : fsm_t; signal addr_next : std_ulogic_vector(18 downto 0); signal addr_inc : std_ulogic_vector(18 downto 0); addr_next und addr_inc dürften ja wohl einfach sein... Zu fsm_t : wo ist state definiert? EDIT: Das hatte ich übersehen >> state ist bereits in einem package definiert. Dann ist das ja wohl genauso einfach wie die beiden anderen Signale.
Gast
#1544252
Srry, ich meinte eigetnlich die vier Signale aus der oberen Arch.
state definiert im package test_pack:
library ieee;
use ieee.std_logic_1164.all;
use IEEE.numeric_std.all;
package test_pack is
type FSM_t is (FSM_IDLE, FSM_READ_MEM_1, FSM_READ_MEM_2,
FSM_READ_MEM_3, FSM_WRITE_MEM_1, FSM_WRITE_MEM_2,
FSM_WRITE_MEM_3);
function "+" (
constant l, r : std_ulogic_vector)
return std_ulogic_vector;
end test_pack;
> Die drei oberen Signale müssen aus der Architecture ein meine zweite > Architecture. Dann erweiterst du den Port der oberen Entity um drei Signale mit der Richtung out und weist denen die internen Signale zu. Und du erweiterst den Port der unteren Entity um drei in Signale mit (am einfachsten) dem gleichem Namen. Und dann instatiierst du eine Ebene höher zwei Komponenten (sram_controller_data_e und sram_controller_e) und verbindest in der Port-Liste die entsprechenden Signale. Wie du es mit den ganzen anderen Signalen der Ports auch machst...
Gast
#1544288
könntest du mir das für ein Signal mal Beispielhaft notieren. Na gut:
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