Forum: FPGA, VHDL & Co. Simualtion funktioniert nicht


von Max (Gast)


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Hallo, ich unternehme grad meine ersten Gehversuche in VHDL und habe ein 
einfachen Programm geschrieben, das einen 1-aus-4 MUX modellieren soll. 
Leider bekomme ich in der Simulation mit Xilinx ISE nur lauter u's als 
Ergebnis. Hier mein Code:
1
library IEEE;
2
use IEEE.STD_LOGIC_1164.ALL;
3
use IEEE.STD_LOGIC_ARITH.ALL;
4
use IEEE.STD_LOGIC_UNSIGNED.ALL;
5
6
7
entity MUX4 is
8
    Port ( S : in  STD_LOGIC_VECTOR (1 downto 0);
9
           E : in  STD_LOGIC_VECTOR (3 downto 0);
10
           Y : out  STD_LOGIC);
11
end MUX4;
12
13
architecture Behavioral of MUX4 is
14
begin
15
  Y <=   E(0) when S="00" else
16
      E(1) when S="01" else
17
      E(2) when S="10" else
18
      E(3) when S="11";
19
end Behavioral;

Vielleicht kann jemand helfen?

von Max (Gast)


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Ok, hat sich geklärt. Bedienfehler

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