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Forum: FPGA, VHDL & Co. Simualtion funktioniert nicht


Autor: Max (Gast)
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Hallo, ich unternehme grad meine ersten Gehversuche in VHDL und habe ein 
einfachen Programm geschrieben, das einen 1-aus-4 MUX modellieren soll. 
Leider bekomme ich in der Simulation mit Xilinx ISE nur lauter u's als 
Ergebnis. Hier mein Code:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;


entity MUX4 is
    Port ( S : in  STD_LOGIC_VECTOR (1 downto 0);
           E : in  STD_LOGIC_VECTOR (3 downto 0);
           Y : out  STD_LOGIC);
end MUX4;

architecture Behavioral of MUX4 is
begin
  Y <=   E(0) when S="00" else
      E(1) when S="01" else
      E(2) when S="10" else
      E(3) when S="11";
end Behavioral;

Vielleicht kann jemand helfen?

Autor: Max (Gast)
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Ok, hat sich geklärt. Bedienfehler

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