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Forum: FPGA, VHDL & Co. ASIC Design Flow Schulung


Autor: Atze vom Bau (Gast)
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Hallo!

Kennt einer einen guten Kurs / Schulung (so um die 3 Tage), in dem einem 
der ASIC-Deisgn-Flow ansatzweise vermittelt wird?

Vielen Dank!
Atze

Autor: S. (Gast)
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Hi Atze,

hm, ASIC Design Flow ist ein weites Feld.
VHDL, verilog, Simulation, High lever Simulation, diverse weitere 
Sprachen, Synthese, Timing Analyse, P&R/Layout, Checks, ATPG, usw usw.
Was davon willst Du denn wissen, bzw. was davon willst Du in 3 Tagen 
lernen.

Wenn's um VHDL geht und Simulation, da gibts recht gute Kurse bei den 
einschlägigen Firmen, die auch ein bischen allgemeiner Natur bzw. 
metodikorientiert sind ... Der Rest ist ziemliches Expertenwissen und 
oft sehr Toolspezifisch.

Gruss,

A.

Autor: Atze vom Bau (Gast)
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Hi S.!

Vielen Dank für deine Antwort!

Ich bin seit vielen Jahren im FPGA-Bereich tätig und mit dem gesamten 
Design-Flow der prog. Logik vertraut. Mich würde jetzt im speziellen 
interessieren, wie ich ein FPGA-Design erfolgreich auf einen ASIC 
bringe.

Eine grobe übersicht über die einzelnen Schritte wäre sehr interessant 
um zu wissen, was alles für die portierung nötig ist.

Ein Literaturtip wäre auch sehr hilfreich, allerdings würde mich so ein 
Vortrag  Schulung  Kurs auch sehr interessieren.

Gruß,
Atze

Autor: Andreas (Gast)
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Hallo Atze,

nachdem Du die Grundlagen des eigentlichen Entwurfs und Simulation der 
Logik bereits mächtig bist:

Ich denke Du kannst bei den Toolherstellern der entsprechenden Software 
anfangen.
spotan fällt mir da die Fa. Synopsys ein.
Vor ein paar Jahren hab ich mal auf einer speziellen IP Messe 
Werbematerial von denen eingepackt (bekommen)(ein paar dicke Prospekte 
sowie ein Büchlein mit IP-Cores).

Bei ASICs bist Du sehr stark vom eingesetzten Silizium und den 
Herstellerlibraries abhängig (Clocktrees, IO-Zellen und Logicprimitives, 
Memory etc.). Ob Du hier ggfls. Doku oder Infos zum Beispiel von TSMC 
bekommst oder nur über den Umweg der Toolhersteller ist mir nicht 
bekannt.

An Werkzeugen kommen dann je nach Komplexität und Targetfrequenz 
wiederum externe Tools zur Simulation der Wärmeentwicklung, Verteilung 
und Hotspots hinzu...

Das Wissen darum lässt sich denn auch nicht in drei Tagen vermitteln.
Wenn es dann auch noch analog wird...

Ich schiele jetzt schon seit mehr als 20Jahren immer wieder in die ASIC 
Ecke und diskutiere da mit Leuten...
Das einzige was mich stutzig macht, es werden immer weniger :-/

[HISTORY ON]
Zum Beginn meiner Kariere wurden ASIC noch geklebt und gemalt. So hatte 
bei der Entwicklung des AMIGA Computers (falls den noch jemand kennt), 
der ASIC Entwickler während der Klebearbeit die Entdeckung das er mit 
einer zusätzlichen Verbindung und einem dahingewürgten Transistor eine 
Füllfunktion in einem Video-ASIC implementieren kann...

Heute ist sowas dagegen doch richtig langweilig geworden: Funktion 
eingefügt, neu Synthetisieren und P&R drüberlaufen lassen...
[HISTORY OFF]

Gruß

Andreas

Autor: Atze vom Bau (Gast)
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Hallo Andreas!

Vielen Dank für deinen Beitrag! Es ist also wirklich so, dass (auch) 
hier die zeitraubende Arbeit vom Tool abgenommen wird?! OK, ich werde 
mal mit Synopsys Kontakt aufnehmen, vielleicht können die mir dann auch 
gleich einen Kurs für ihren Design-Flow empfehlen.

Ich werde mich erstmal in der Bibliothek nach Literatur zum Thema 
umsehen. vllt. gibt es da was neues...

Gruß
Atze

Autor: Matthias F. (Gast)
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Mein Kollege hat bei uns einen ASIC entwickelt, ich habe als FPGA-Mensch 
in unserer Abteilung die Verifikation gemacht. Der Weg bis zum Abschluss 
des RTL-Designs war ähnlich wie ich es von FPGAs kenne, allerdings mit 
viel mehr Aufwand in den Tests. Das hätte ich mir auch noch zugetraut. 
Radikal wurde es dann mit dem Backend-Design, da hat es mehrere 
Iterationen gegeben, weil P&R nicht durchging usw, weiters musste der 
Kollege sich noch einige Dinge zur Senkung des Leistungsverbrauchs 
einfallen lassen. Von der Fertigstellung des RTL-Designs bis zum Tapeout 
ist mindestens ein halbes Jahr vergangen, während dieser Zeit waren die 
Fragestellungen hauptsächlich elektrotechnischer Natur und da war viel 
Grübeln bei uns angesagt. Wie bei den FPGAs kann das Tool schließlich 
nicht wissen, wenn ich zb Constraints in der STA vergessen oder falsch 
gesetzt habe bzw ich das Falsche simuliere. Das Wissen, das für diese 
Zeit notwendig war, kriegt man glaube ich, nicht binnen drei Tagen. Man 
muss wohl zwangsläufig by doing lernen (mit entsprechendem Grundwissen 
ausgestattet, versteht sich).

lg
Matthias

Autor: Ottmar (Gast)
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Die Konvertierung von FPGA's bieten teilweise die FPGA Hersteller selber 
an. Viele ASIC Hersteller bieten ebenfalls eine Konvertierung an. Als 
weitere Möglichkeit bieten sich Designhäuser als Dienstleister an.

Von null auf ASIC endet im Finanziellen Fiasko. Bist du dir eigentlich 
bewusst das ein ASIC Flow locker mal 200k€ an Lizenzen kostet (ohne 
P&R). Und das ist nicht die Große Lösung.
P&R machen die wenigsten selber. Das überlässt man den ASIC herstellern. 
P&R tools kosten im oberen 6-, bzw. untern 7-stelligen bereich pro 
Lizenz. Da braucht man schon Durchsatz.

Gruß,
Ottmar

Autor: Murkser (Gast)
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Vielleicht mal kurz hier schauen:
http://groups.inf.ed.ac.uk/pasta/hw_asic.html

Autor: S. (Gast)
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Hi Atze,

ok, das mit dem FPGA Flow ist schon mal hilfreich :-)

Der Front-End-Bereich im ASIC ist relativ ähnlich, wobei man dort meist 
sehr viel mehr Wert auf Verifikation legt (hat ja oben schon jemand 
geschrieben). Hängt dann natürlich auch davon ab, wie komplex die 
Schaltungen werden, welche Methoden man hier anwendet.

Beim Umsetzen auf ein ASIC hat man dann das Thema der Technologieauswahl 
und Vorgehensweise, die Spanne reicht hier von der Verwendung von 
Structured ASICs bis hin zu kompletten Entwürfen auf Standardzellen. Bei 
den Strucrured ASICs gibt man oft nur ne Netzliste und das Constraining 
(Timning, welche IOs, IO-Timing, Taktfrequenz usw) ab, den Rest macht 
dann ggf. der Hersteller - nennt sich dann Netlist Sign Off. Dann ist 
der Flow wirklich sehr ähnlich wie bei den FPGAs. Im anderen Fall kann 
man auch das Layout komplett selbst machen, ist aber deutlich mehr 
Aufwand (und deutlich höhere Kosten für die Tools und Einmalkosten für 
die Chips an sich (sogenannte NRE Kosten). Vom letzteren Fall würd ich 
aber für einen Einsteiger eher abraten.

Zum Thema Structured ASIC gibt es ne Reihe von Anbietern, und auch jede 
Menge Artikel im Web. Einfach mal unter Google nach ASIC Konvertierung, 
ASIC Conversion oder Structured ASIC sichen, da kommen jede Menge Links 
...

EDA-Toolanbieter: Neben Synopsys gibt es da noch die Firmen Cadence und 
Mentor, die einen weitgehend kompletten Flow in dem Bereich anbieten. 
Dazu kommen noch ein paar Dutzend kleinere Firmen.

Schulungen: Sei Dir bewusst, dass ein Trainingstag bei einem der 
EDA-Hersteller so um die 500-600$ kostet.

Links & Literatur: Wie gesagt, Google ist immer gut für sowas.
http://www.elektronikpraxis.vogel.de/themen/hardwa...
Es gibt auch ne Reihe von Büchern, die immer wieder auf diese Thematik 
eingehen, ich denk hier im Forum sind sicherlich auch diverse Referenzen 
zu finden.

Gruss,

S.

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