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Forum: FPGA, VHDL & Co. DDR2 SDRAM auf SPARTAN 3AN


Autor: Markus (Gast)
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Hallo,

bitte um euren Rat. Hab folgendes Problem / Herausforderung.

Bin im Besitz eines Xilinx Spartan 3AN Starterkit mit DDR2-SDRAM. 
Probiere in den SDRAM Daten zu schreiben und zu lesen. Hab nun mit dem 
Core-Generator einen MIG 3.0 erstellt. Dieser beschreibt ja in VHDL das 
Speicherinterface sowie erzeugt den die verschiendsten Clocks und 
resets.

nachdem ichnun von hand die Clock-Etentität mit der SpeicherBlock 
verbunden habe, bekomme ich immer den Fehler das er das Net CLock90DCM 
nicht finden kann. Lasse ich mir jedoch die Blöcke anzeigen, so sehe ich 
die Verbindung zwischen beiden Hauptlblöcken.

Hat einer von euch ne Gute, bitte Posten. Oder gibt es sowas schon 
fertig für die Starterkits, hab leider nichts gefunden?

Habe das gesamte Internet schon abgesucht, irgendwie finden ich keinen 
gescheiten Griff.

Danke im voraus,

Markus

Autor: Thi Lo (flothi)
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Ahoi!

Das Problem hatte ich ebenfalls, mit dem MIG v3.3 geht das problemlos - 
einfach nen core erzeugen lassen (mit Testbench!), dabei natürlich die 
richtigen Einstellungen vornehmen (Eingangsclock ist single-ended und 
nicht differentiell etc)

Du musst lediglich dann die ucf an das Board anpassen (vgl. Manual des 
Starterkits), dann sollte es problemlos laufen.

VG

Autor: Markus (Gast)
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Danke Florian,

werde ich mal probieren!

Was für Datenraten hast du denn hinbekommen?

Markus

Autor: Thi Lo (flothi)
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Ich hatte nur einen 133 MHz-Quarzoszillator zum Testen und aus 
Zeitgründen kam das Projekt noch nicht übers Simulieren bzw. kurzes 
Ausprobieren aufm Board hinaus; d.h. ich konnte es bis jetzt nur bis zum 
ersten Refresh simulieren, jetzt muss ich das Projekt erstmal beiseite 
schieben.

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