RTL Viewer stürzt ab / Visualisierung eines komplexen Designs

[Maximilian M. (maximilianm)]

Hallo zusammen,

ich bin neu in der FPGA-Szene und hänge gerade an einem Problem fest, um 
Hilfe wäre ich wirklich sehr dankbar!

Also, hier das Szenario:

1. Ich habe eine (ziemlich komplexe) VHDL-Implementierung von einem 
Kollegen erhalten. (Zielplattform Xilinx Spartan-3E FPGA)

2. Mein Ziel ist es jetzt den Code 1. zu verstehen und dann 2. zu 
optimieren. Später werde ich meine Optimierungen auch einem Publikum 
vorstellen müssen (evtl. Veröffentlichung...)

Nun zu meiner Frage:

Kann ich das Design irgendwie schamtisch elegant darstellen, um es 1. 
selber besser zu verstehen und 2. schöne Grafiken für eine Präsi zu 
haben?

Ich verzweifle, habe schon den Xilinx RTL Viewer bis zum geht nicht mehr 
getestet, aber in dem Design sind zwei große Single-Port-ROM verbaut und 
irgendwie möchte der RTL-Viewer die bis ins kleinste Detail darstellen 
und braucht dann entweder super lange oder stürzt ganz ab.

Ich habe schon versucht die Single-Port-ROM-Bausteine als "black_box" zu 
deklarieren, aber das bringt leider gar nichts. In den Synthese-Optionen 
habe ich angegeben, dass ich "keep hierarchy" möchte. - Ohne Erfolg!

Ich möchte eigentlich einen ganz simplen, schematischen Überblick über 
das Design...so, wie man es vielleicht sich selbst aufzeichnen würde, um 
es besser zu verstehen. (Ja, ich war schon so weit, dass ich Visio 
ausgepackt habe...aber das kann es ja auch nicht sein, oder?)

Vielleicht hat ja von Euch noch jemand einen Tipp? Vielleicht benutze 
ich ja auch das komplett falsche Tool. Googlen ohne Ende hat bisher 
nichts gebracht. ICH BIN FÜR JEDEN TIPP DANKBAR!!!

Vielen Dank,

Liebe Grüße,

Maximilian

[Maximilian M. (maximilianm)]

Hallo,

ich bins nochmal. Habe gerade was Interessantes gefunden:

http://www.altera.com/literature/hb/qts/qts_qii51013.pdf

Bin mir noch nicht sicher, ob das auch mit meinen Xilinx IPcores 
funktioniert. Wenn jemand etwas vergleichbares für Xilinx FPGAs kennt, 
dann immer her damit.

Vielen Dank.

Liebe Grüße,

Max M.

[sunny (Gast)]

hi

ohne jetzt dein design zu kennen, der rtl-viever ist schon erst mal der 
richtige ansatzpunkt.
mit xilinx hab ich noch nicht so viel gemacht daher kenn ich mich da 
nicht so aus. bei quartus würde es reichen wenn du die rom-blöcke in 
eine komponente auslagerst und diese dann an entsprechender stelle 
instantiierst. der rtl viever von quartus würde diese komponente im 
top-level dann als blackbox mit ein und ausgängen darstellen. vll. macht 
das die ise auch so.
alternativ könntest du versuchen die rom blöcke erst mal aus dem design 
rauszunehmen und ggf. dur irgendwas sinnloses zu ersetzen. dann kannst 
du wenigstens den rest des designs anzeigen lassen. die rom blöcke musst 
du dir dann an die entsprechende stelle denken und für deine 
präsentation ggf. per hand einzeichnen.
wenn möglich stell das design hier rein. das macht das helfen leichter.

gruß sunny

[Maximilian M. (maximilianm)]

Hallo sunny,

erstmal vielen Dank für Deine Antwort. Ich habe mittlerweile mal Quartus 
installiert und der RTL Viewer macht genau das, was ich wollte. :)
Ich habe die Xilinx IPcores (ROM-Blöcke) einfach durch "nichts-tuende" 
VHDL-Entities ersetzt. Das funktioniert wunderbar, da ich ja nicht sehen 
brauch, was in den ROMs vor sich geht. Habe dazu auch im Xilinx-Forum 
gepostet und dort keine Antwort bekommen. Echt schwach, dass die Xilinx 
ISE das offensichtlich nicht handeln kann... wäre ich am Drücker und 
könnte mein eigenes Board kaufen, dann würde ich offensichtlich zu einem 
Altera-Board greifen.
Die IDE ist wesentlich Benutzer-freundlicher und vor allem: 
Performanter!
Danke für die Antwort. Für alle mit ähnlichem Problem: Probiert Quartus 
II.

Liebe Grüße,

Max M.

[Anonymus (Gast)]

Bei Xilinx verwendet man für diese Zwecke PlanAhead !