Hallo!
Ich bin hier am verzweifeln, deswegen bitte ich euch um Hilfe. Folgendes
Problem:
in der Entity ist definiert:
1 | data_out : out std_logic_vector(11 downto 0);
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und als Signal:
1 | result : unsigned(10 downto 0);
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im Code kommt dann folgende Anweisung:
1 | data_out <= std_logic_vector(resize(result(10 downto 2)),data_out'high));
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Letzteres gibt mir immer falsche Ergebnisse. Wenn ich das resize
wegnehme sehe ich, das dem Ausgang immer die komplette Vectorbreite vom
Signal übergeben wird, obwohl ich die doch durch das (10 downto 2)
eingegrenzt habe - die letzten beiden Bits werden immer mit
"bearbeitet"!?
Wie kann ich das umgehen? Freue mich über jede Antwort!
Vielen Dank
Thomas
