Hallo zusammen,
ich möchte folgende Datenstruktur in meinem VHDL-Code einsetzen:
Ebene_A
- Ebene_B1()
- Ebene_C1
- Ebene_C2
- Ebene_B2
Ebene_B1() soll ein Array sein. Später möchte ich dann beispielsweise
auf Elemente zugreifen wie:
1 | Ebene_A => Ebene_B1(5) => Ebene_C2 <= '1';
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Ich habe mir deshalb folgende Deklaration überlegt:
1 | -- Ebene C
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2 | type Ebene_B1_Type is record
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3 | Ebene_C1 : STD_LOGIC;
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4 | Ebene_C2 : STD_LOGIC;
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5 | end record;
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6 |
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7 | -- Ebene B
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8 | type Ebene_B1_Array_Type is array (5 downto 0) of Ebene_B1_Type;
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10 | type Ebene_A_Type is record
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11 | Ebene_B1 : Ebene_B1_Array_Type;
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12 | Ebene_B2 : STD_LOGIC;
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13 | end record;
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Funktioniert das so? Wie kann ich das Signal, wenn ich es später
definiere, initialisieren?
Grüße
Steffen