Problem bei der Simulation (Buskonflikt)

Es ist etwas schwierig sich durch deine Files durchzusehen,
ich denke es wäre gut die Datei und die entity jeweils
gleich zu benennen. (z.B.: Entity "SDModulator" == Datei
                     "SDModulator.vhd").

nun sah ich bei kurzem durchsehen dies hier:

1

-- Erzeugen des D-FlipFlop zum Zwischenspeichern --

2

3

with clk select 

4

     dIn_alt <=   dIn_neu when '1',

5

     dIn_alt when others;

Da wird, so glaub ich, kein Flipflop daraus, sondern
ein Multiplexer der durch "clk" gesteuert wird.

ein Flipflop sieht eher so aus:

1

process begin

2

  wait until rising_edge(clk);

3

    dIn_alt <=   dIn_neu;

4

end process;

Weitere Beispiele hier
http://www.lothar-miller.de/s9y/categories/34-Getakteter-Prozess

@lkmiller
ja der ise (10.1) macht daraus ein Latch:
>with clk select
>     dIn_alt <=   dIn_neu when '1',
>     dIn_alt when others;

Staun - hab das eben mal  eingegeben
>-- Erzeugen des D-FlipFlop zum Zwischenspeichern --
>     dIn_alt <=   dIn_neu when rising_edge(clk);
... und das ise erzeugt ein Flipflop, tja man lernt nicht aus:

Aber hier noch ein Zusatz zur Schrittkette
http://www.lothar-miller.de/s9y/categories/34-Getakteter-Prozess
(aus dem ise-xst-Manual 10. Seite 494)

[vhdl]
architecture ARCH of EXAMPLE is
begin
process begin
SEQ_LOOP : loop
wait until CLK'EVENT and CLK = '1';
exit SEQ_LOOP when RST = '1';
RESULT <= DATA1;
wait until CLK'EVENT and CLK = '1';
exit SEQ_LOOP when RST = '1';
RESULT <= DATA2;
wait until CLK'EVENT and CLK = '1';
exit SEQ_LOOP when RST = '1';
RESULT <= DATA3;
wait until CLK'EVENT and CLK = '1';
exit SEQ_LOOP when RST = '1';
RESULT <= DATA4;
end loop;
end process;
[\vhdl]

Die Beispiel geb ich bei Gelegenheit mal ins unser S..teures
Synopsys Synthese tool ein ...
end ARCH;