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Forum: FPGA, VHDL & Co. PS/2 Interface in VHDL


Autor: Klaus (Gast)
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Hallo!

Ich mache gerade meine ersten Versuche in VHDL und habe mal versucht ein 
PS/2-Interface zu schreiben.

Den Sourcecode habe ich im Anhang hochgeladen.  Die Ausgänge A, B, C, D 
sollen bei Empfang des entsprechenden Scancodes einen kurzen Puls 
ausgeben.

Was meint ihr dazu? Ist das eine vernünftige Lösung? Kann man das besser 
lösen?

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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Ob es funktioniert zeigt dir die Simulation...

Aber hier mal ein paar kurze Anmerkungen:
  --syncronize external signals
  process(clk)
  begin
    if rising_edge(clk) then
      ps2_clk_int <= ps2_clk;
      ps2_data_int <= ps2_data;
    end if;
  end process;
Nur 1 FF zum einsynchronisieren ist (abhängig vom Systemtakt) u.U. zu 
wenig. Aber besser eins als keins...  ;-)
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
USE ieee.STD_LOGIC_UNSIGNED.all;
Nimm statt der alten Synopsys-Lib (fehlt da nicht noch die use 
IEEE.STD_LOGIC_ARITH.ALL) bessere die genormte numeric_std:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
USE ieee.NUMERIC_STD.all;


Und dann machst du am besten (getreu dem Motto: Mit Vektoren rechnet man 
nicht!) deinen Zähler gleich in integer, dann ist er natürlichsprachig 
lesbar:
  signal count: integer range 0 to 10:=0;
  :
begin

  --detect start bit
  process(clk)
  begin
    if rising_edge(clk) then
      :
      if count = 10 then
        started <= '0';
      end if;
    end if;
  end process;
  
  --shift in data
  process(clk)
  begin
    if rising_edge(clk) then
      if ps2_clk_falling_edge = '1' and started = '1' then
        count <= count + 1;
        :
      end if;
      
      if count = 10 then
        count <= 0;
      end if;
    end if;
  end process;
  
  --decode scancode
  process(clk)
  begin
    if rising_edge(clk) then
      :      
      if count = 10 and data(9) = '1' then 

Autor: Klaus (Gast)
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Danke für deine Tipps!

Und laut Simulation scheint es zu funktionieren. :-)

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