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Forum: FPGA, VHDL & Co. AD -> FPGA, übersprechen im Digitalteil


Autor: phreak (Gast)
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Hallo,

habe folgendes Problem:
Ein AD-Wandler (THS1206) hängt an einem FPGA (Stratix III)
Der Wandler läuft auch, allerdings hängt er alle paar Samples.
Im Logicanalyser sieht es so aus, wie wenn es zu Übersprechen zwischen 
der clock und den Signalen bzw den Signalen untereinander kommt.
Zwischen dem FPGA und dem AD ist ein ca 20cm langes Flachbandkabel.

hat irgendjemand eine Idee was man dagegen machen könnte?

danke schon mal...

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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phreak schrieb:
> hat irgendjemand eine Idee was man dagegen machen könnte?
Welche Abtastfrequenz?
Zeig doch mal ein paar (brauchbare) Bilder vom Aufbau...

Autor: phreak (Gast)
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Bilder habe ich hier:
http://robotik.dyyyh.de/pics/ad2.png

im Schaltplan sieht man eigentlich nichts, im Layout ist ganz links ein 
Wannenstecker (siehe Bild) welcher mit dem AD verbunden ist, die 
Leitungen sind hier recht kurz. Am Wannenstecker ist dann ein 
Flachbandkabel angeschlossen, welches auf ein Altera DE3 Board führt.

Das Kabel ist ca 20cm Lang.
Auf dem DE3 Board sind GPIO Erweiterungsmodule aufgesteckt, da ist also 
auch noch etwas Leitung verbaut bis das Signal aufs Board kommt.

Die ADs laufen mit 6M Samples

DE3 Board:
http://www.terasic.com.tw/cgi-bin/page/archive.pl?...

AD-Wandler:
http://www.datasheetcatalog.org/datasheet/texasins...

Autor: X- Rocka (x-rocka)
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Wie wär's mit nem Oszi-Check?
Am besten an den Eingängen des FPGA messen.

Aber meistens ist es der Code der hakt...

Autor: Georg A. (Gast)
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Die AD-Signale (inkl. Clock) gehen direkt ins FPGA? Also keine Serien- 
oder Parallelterminierung? Dann ist es kein Wunder...

Autor: phreak (Gast)
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Aber die Kabel sind nur 20cm, brauche ich da schon eine Terminierung?
Was hat denn ein Flachbandkabel ca für einen Wellenwiderstand?

Autor: Duke Scarring (Gast)
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phreak schrieb:
> Was hat denn ein Flachbandkabel ca für einen Wellenwiderstand?

http://lmgtfy.com/?q=Flachbandkabel+Wellenwiderstand

Autor: phreak (Gast)
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ok, danke, werde es mal versuchen...

Autor: Georg A. (Gast)
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> Aber die Kabel sind nur 20cm

Ob das "nur" relevant ist, hängt von der Flankensteilheit der Signale 
ab, NICHT von der Frequenz. Es gibt so eine Daumenregel, dass man sehr 
stark an Terminierung denken sollte, wenn die Leiterlaufzeit 1/6 der 
Flankendauer überschreitet. Die Flankendauer vom Wandler steht nicht im 
DB, ich tippe aber mal auf so Billig-CMOS-typische 5-10ns. 1/6 davon 
sind 0.8-1.6ns, das ist als Länge (mal grob mit 0.7c) also 34 bis 68cm. 
Geht noch so eben, wird aber die Datensignale schon sichtbar verbeulen.

Aber: Die Signale zum ADC (insb. CONV_CLOCK) kommen vom FPGA, und die 
haben typischerweise Flankensteilheiten <0.5ns. Da sind dann schon 4cm 
Leitungen zu terminieren...

Ich selbst habe so aus Vorsicht noch die Regel, dass Takte schon ab 1/10 
mit viel Liebe zu behandeln sind...

Ein LA hilft da auch nicht wirklich viel, ein schnelles Oszi bringt's.

Autor: Daniel (Gast)
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Die digitalen Ausgänge des ADC haben eine Outputcap. von 5pF, damit 
liegt
die Flankensteilheit zwischen 3ns und 6ns (Erfahrungswerte
aus Full-Custom-Zellentwurf). Ergibt eine zulässige
Laufzeit von 500ps (worst case). Bei einer PI*Daumen Laufzeit
des Signals von 20cm/ns musst du also auf jeden Fall terminieren.

PS.: Lernt man heute im Studium gar nichts mehr?

Autor: Georg A. (Gast)
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Argl, ich hab /0.7 statt *.7 bei der Länge gemacht... Aber an der 
Überlichtgeschwindigkeit arbeite ich noch, ehrlich...

Autor: X- Rocka (x-rocka)
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Keine Terminierung? "Nur" 20cm Flachbandkabel? "Modernes" FPGA?
Okay, kann tatsächlich an lausigen Signalen liegen...

Autor: Hochpass (Gast)
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Daniel schrieb:
> Die digitalen Ausgänge des ADC haben eine Outputcap. von 5pF, damit
> liegt
> die Flankensteilheit zwischen 3ns und 6ns (Erfahrungswerte
> aus Full-Custom-Zellentwurf). Ergibt eine zulässige
> Laufzeit von 500ps (worst case). Bei einer PI*Daumen Laufzeit
> des Signals von 20cm/ns musst du also auf jeden Fall terminieren.
>
> PS.: Lernt man heute im Studium gar nichts mehr?

Aber wie bekommt man Übersprechen durch Terminierung weg? ;-)

Autor: Hans Mayer (Gast)
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Wer weiss wie die Masse aussieht, das kann durch Terminierung schon 
besser werden.
Ansonsten im Flachbandkabel eine masse zwischen die clock und die 
anderen Signale legen,

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