Hallo, ich habe folgende Aufgabe bekommen und brauche bitte ein wenig Hilfe, da ich im Umgang mit der EDK nocht nicht so geübt bin: Platform: EDK 12.2, ModelSim PE 6.6, Xilinx Virtex Board ML403 Ich soll keinen MB und keinen PPC verwenden und von einem PLB Master Daten ins 64MB große DDR RAM, welches dann PLB Slave ist, schicken. Ich denke ich muss den PLB Master selbst über den "Create Peripheral" Wizard generieren und dann im VHDL Source so abändern, dass er nach meinen Wünschen funktioniert. Meine großes Problem ist aber das DDR RAM. Ich bin nicht sicher wie ich dieses am besten als PLB Slave einrichte und so konfiguriere, dass ich es vor allem noch selbst mit bspw. einer kleineren FSM selbst steuern kann, da ich keine VHDL Sources dazu finde. Für Hilfe und allgemeine Denkanstöße wäre ich sehr dankbar.
Verwende den MPMC, richte da einen PLB-Port ein und hänge ihn an den Bus
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