Altera MAX-II max. 100X prog.bar

Ich habe mit Altera-CPLD's nicht gearbeitet, aber habe von meinen 
Bekannten  gehört das diese sehr schnell unbrauchbar werden. Es ging 
damals um EPM7128 CPLD. Deswegen habe ich in meinem ersten CPLD-Projekt 
XC95144 verwendet.

MfG

Wirklich schade, denn der MAX-II ist mehr ein FPGA als CPLD
und braucht nur eine Spannung (interner V-Reg. generiert
V_Core). Wäre also ein ideal für FPGA-Einsteiger (sowohl
für HDL als auch zum Platinendesign).

Beim XC9500 hat man zwar "nur" 10.000 garantierte Schreibzyklen,
aber selbst bei einem DevBoard kriegt man die kaum voll. Bei
unrealistischen 5 Minuten Entwicklungszyklus in 8h-Schicht ist
das Teil erst nach 104 Tagen evtl. unbrauchbar.

Gruss

Wie gehst Du bei der Entwicklung vor? Simulierst Du Dein Design nicht 
vorher? Wenn doch, wirst Du kaum auf 100 Programmiervorgänge kommen, 
denn die allermeisten Fehler findest Du dort.
Bei der FPGA/CPLD Entwicklung sollte man sich das Arbeiten mit 
ausführlichen Testbenches angewöhnen, ansonsten ist das ein hilfloses 
Stochern im Nebel bei Problemen. Vor allem weil Du Chipscope/Signaltap 
bei CPLDs meist gar nicht einsetzen kannst.

Die Beispielrechnung mit den 104 Tagen solle nur eine
absolut untere und auch unereichbare Grenze aufzeigen.
Füllt man ein 9536 zu z.B.95% (FF+Terms), dann braucht
bei mir alleine das komplette Synth+P&R+Prog mehr als
eine Minute (3GHz DualCore). Zeit für's Testen bleibt
da nicht mehr (oder gar für's Rumstochern). Der
9536..95144 ist also praktisch kaum kaputtbar (und
5VoltTol. => Tolles Teil!!).

Dagegen ist ein MAX-II auf einem DevBoard selbst bei
gut vorbereiteten Testbenches über 1/2 Jahre schon
schnell an die Grenze zu kommen: DevBoards für
verschiedene Designs, paar mal in der Woche geprogt
und das war's dann.

>Der 9536..95144 ist also praktisch kaum kaputtbar (und
>5VoltTol. => Tolles Teil!!).
Weniger toll, dass Xilinx die (innerhalb der nä ca 3..4 Jahre) 
abgekündigt hat

Sigi schrieb:
> dass der MAX-II garantiert nur maximal
> 100X neu programmiert werden kann?

*Wow!*

Das war mir bisher total entgangen! Jetzt springt mir spontan eine 
Erinnerung an ein Projekt ins Gesicht, wo ich für einen ehemaligen AG 
eine flashloader-App für SPI und Parallel in ein BRD gebracht habe. Das 
sollte über extern und CD-update laufen.

Mein Vorschlag damals war, die Flashes und den PLD jeweils mit einem 
gesondert eingeschriebenen loader aus dem FPGA zu laden, sodass das PLD 
nur sein Betriebsimage getauscht bekommen hatte- also typisch 20mal+x in 
10 Jahren. (Das PLD überwacht den FPGA und muss dessen CRC und einiges 
kennen, und es gibt alle halbe Jahre ein SW-update beim Kunden).

Es wäre dann nur erforderlich gewesen, den FPGA aus dem externen 
Controller mit einem Flashloader image zu laden, den Vorgang zu 
vollziehen und dann wieder in den normal operation Modus zu wechseln, wo 
der FPGA sich selber aus dem Flash lädt oder in der Testkonfig vom 
externen MCU geladen wird. Der FPGA würde also mehrfach "mehrfach zu 
viel" geladen, dafür haääte man mit dem PLD nix zu tun gehabt. Ich 
wollte das, um das kleine 240er nehmen zu können, in den alles benötigte 
reingepasst hätte.

Unserer oberschlauer Chefdesign-Ingenieur hat aber entschieden, dass wir 
die Laderei ganz "bequem" aus dem PLD machen können, indem wir dem PLD 
einen temporärern Flashloader verpassen. Damit muss er erstens den etwas 
teureren 500 Baustein nehmen und zweitens steigt die Zahl der Wechsel 
auf Faktor 2 zzgl. der Zahl der FPGA updates (4 im Jahr), die man bei 
meiner Lösung vollkommen unabhängig vom PLD-image-Tausch gefahren hätte.

Da komme ich locker auf bis zu 2 * (20+x) + 2 * (80 + x) = 250 
Schreibvorgänge des MAX2 in 10 Jahren. Wenn der aber nur 100 aushält, 
dann müsste man mit 50 kalkulieren, sage ich mal - das board hat also 
eine theoretische MTBF von maximal 2.0 Jahren, was komplett gegen die 
SPEC ist!!!

***lol***

Das schreibe ich heute abend dem Projektleiter.

>Sind schon abgekündigt!
>Die XL Versionen wird es noch ein paar Jahre geben, sagen sie.
Weiss ich, Ich habe von den XL geredet. (Die 5V's brauchen eh Strom ohne 
Ende).

>Wenn der aber nur 100 aushält,
>dann müsste man mit 50 kalkulieren,
Es kann durchaus sein, dass der konkrete Baustein viel mehr aushält.
Die 100 sind die (sehr geringe) Untergrenze des garantierten.

MCUA schrieb:
> Die 100 sind die (sehr geringe) Untergrenze des garantierten.

Trotzdem ist es ein schwerwiegendes Problem, mit der permanenten update 
-Fähigkeit eines Chips zu kalkulieren, wenn er eine begrentzte 
Lebensdauer hat. Bei den anderen Speicherbausteinen (flashes und 
EEProms) werden z.B. mehr als 1k Zyklen gefordert, um Designsicherheit 
zu haben.

Im Prinzip ist es dasselbe, wenn aus formalen Gründen eine Dreifach 
überauslegung eines Bauteils gefortdert worden ist und Du hast nur eins 
reingetan, dass nur 1,1ml mehr aushält, als maximal. Praktisch ok, 
formal an der Zulässigkeit vorbeigeschrammt.