Wie kann man folgende Abel-Zeile, als VHDL- Zeile übersetzen? count.clk = clock gruß michi
Ich kenne zwar abel nicht aber es sieht mir nach einer Art struktur aus, in welcher mehrere Datentypen unter verschiedenen Indizes enthalten sind deshalb folgender Vorschlag : -- In der Architecture vor "begin" type my_clock_type is record clk : std_logic; end record ; signal count : my_clock_type ; -- nach "begin" count.clk <= clock -- in einem Process als Variable deklariert nach "begin" count.clk := clock Gruß Tobi
Ich würde sagen Tobi liegt ein wenig falsch :-) Also die Zeile count.clk = clock bedeutet, das von einem Register namens Count, der CLK Pin mit dem Signal CLOCK versorgt wird. Wenn du dir das ganze als D oder JK FlipFlop vorstelltst. Irgendwo wird auch noch entweder count.d oder count.j und count.k definiert. als VHDL Process geschrieben, sieht das so aus. count_inst : process (clock) begin if (rising_edge(clock)) then .... end if; end count_inst; Die ... sind dann die Definition der Regsiterzuweisung beim CLOCK. Immer schön überlegen, wie das ganze nachher in der Netzliste aussieht. Gruß Max
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