Cyclone IV E 250MHz LVDS Takt

[Johannes T. (johnsn)]

Hallo,

für einen schnellen AD-Konverter muss ich einen differentiellen Takt von 
250MHz erzeugen. Ich muss das ganze mit einem Cyclone 4 E FPGA und 
dessen PLL realisieren. Mein aktueller Aufbau schaut so aus:

50MHz Oscillator -> CLK2-Pin -> PLL 50MHz auf 250MHz -> 250MHz in 
ALT_OUTBUF_DIFF Primitive, um das Differenzsignal zu erzeugen -> p/n 
Signale auf Ausgangspins DIFFIO_R35p/n (BANK5) routen.

Wenn ich das Signal dann mit dem Scope (Hameg HMO3524) messe, bekomme 
ich allerdings keine saubere Aussteuerung von 2.5V, sondern ein Signal 
(gemessen auf +), welches nur ca. 150mVpp ausgesteuert ist (siehe 
Anhang).

Ich setze dieses FPGA ein: EP4CE115F297C

Lt. Altera-Datenblatt schafft der Clock-Tree 437,5MHz, schließe ich also 
mal aus. Die PLL "output frequency" ist mit 472,5MHz max. angegeben, 
sollte auch passen. Die "High Speed IO Data Rate" für Mode x1 beträgt 
402,5Mbps max. d.h. auch hier sollten 250MHz machbar sein. Die Daten 
habe ich aus dem Cyclone IV Device Datasheet (cyiv-53001.pdf).

Die Assignments sind auf LVDS gestellt und eine VCCIO auf Bank5 von 2.5V 
ist vorhanden. Abschlusswiderstand 100 Ohm zwischen + und - ist 
vorhanden, macht es aber nicht besser, sondern eventuell schlechter.

Habe ich vielleicht noch ein Assignment oder ein Contraint übersehen, 
oder kann es gar ein Messfehler sein (habe auch mal mit einem 500MHz 
Tektronix gemessen)?

Hat jemand von euch ein Idee oder Anregung was ich noch versuchen 
könnte?

Danke im Voraus,
Johannes

[Johannes T. (johnsn)]

Noch eine andere Überlegung: Kann es eventuell sein, dass das Verhalten 
am Scope sogar in Ordnung ist, weil LVDS die High/Low-Entscheidung 
abhängig vom Stromfluss (positiver oder negativer Strom) entscheiden? 
Oder irre ich mich da?

[Marius W. (mw1987)]

Miss mal differentiell... Also entweder mit differentieller Probe oder 
zwei Probes und dann Kanal A - Kanal B.

Gruß
Marius

[Johannes T. (johnsn)]

Hi Marius,
danke für deine Antwort!

Beide gemessen (mit 2 Probes, da mein Difftastkopf nur bis 30MHz geht) 
sieht es schon nach einem differentiellen Signal aus, aber die 
Pegeldifferenzen sind auch nur im Bereich von ca. 200mV --> siehe 
Anhang.

[Marius W. (mw1987)]

Ist doch alles paletti. Du brauchst gar nicht so viel 
Spannungsdifferenz. LVDS steht halt eben für LOW VOLTAGE Differential 
Signal. Zu den Spannungspegeln: 
http://de.wikipedia.org/wiki/Low_Voltage_Differential_Signaling#Spannungspegel

Gruß
Marius

[Johannes T. (johnsn)]

Hi Marius,

dann waren meine Zweifel wohl unbegründet. Hatte bisher nur mit 
pseudo-differentiellen Signalen zu tun und die waren bei weitem nicht so 
schnell!

Danke für's drüberschauen!

Beste Grüße,
Johannes

[Duke Scarring (Gast)]

Johannes T. schrieb:
> für einen schnellen AD-Konverter muss ich einen differentiellen Takt von
> 250MHz erzeugen.
Dann schau Dir aber auch genau an, wieviel Jitter in Deinem Abtasttakt 
drin ist. Üblicherweise werden ADCs aus einer "sauberen" Quelle 
getaktet, da ein schlechter Takt gleich ein paar LSBs Rauschen 
verursacht.

Duke

[Na Sowas (Gast)]

Einen ADC sollte man an einem externen Clock laufen lassen. Der interne 
PLL ist lausig. Wenn es wenig Arbeit sein soll, nimm einen ADF4250

[Hans (Gast)]

Denke ich auch. ADCs aus einen Cyclone besaften ist nonsense. Die Pegel 
sind in Ordnung. Der ADC sollte nicht mehr erwarten. Eigentlich ist es 
aber meist so, dass der ADC seinen Takt liefert.

[Johannes T. (johnsn)]

@Na Sowas & Hans:
Grundsätzlich richtig, der PLL-Takt ist nicht der sauberste, allerdings 
ist der ADC "self-clocked" und der Takt wird nur benötigt, um die Daten 
rauszushiften. Dazu kommt noch, dass während der Aquisitionsphase der 
Takt nicht laufen darf, d.h. Clock Gating.
Handelt sich übrigens um den AD7626, falls jmd. Interesse hat!

PS: Mittlerweile pfeift das Ding schon sehr zufriedenstellend.

[Ottmar (Gast)]

Für die fernünftige Messung eines Rechtecksignals ist mindestens ein 
Scope notwendig mit der Bandbreite der 5. Oberwelle. Ansonsten bekommt 
man runde Rechtecke ohne Details und mit reduzierter Amplitude.

Einen 250 MHz Rechteck mit einem 350 MHz Scope haut also nicht hin.

Notwendig wären >1.25GHz Bandbreite und auch Tastköpfe die das können.

[Dipl.-Ing. (TH) (Gast)]

Johannes T. schrieb:
> ist der ADC "self-clocked" und der Takt wird nur benötigt, um die Daten
>
> rauszushiften. Dazu kommt noch, dass während der Aquisitionsphase der
>
> Takt nicht laufen darf,

Macht das der ADC nicht selbsttätig? Wäre doch das Einfachste, wenn er 
seine rausgehende CLK und Daten abschaltete, während er sampelt.

Die ADCs, die ich kenne, liefern die Daten und die dazu passende clk 
selber.