Post-Fit Simulation ?

[ChristofR (Gast)]

Hallo ich hab mal ein paar newbie fragen,

-was ist denn der Unterschied zwischen "Simulate Behavioral VHDL
Model" und "Simulate Post-Fit VHDL Model" ?

-kann es sein das man bei Webpack ISE nur "std_logic" für die
Post-Fit Simulation verwenden kann ? mit "bit" geht nur "Simulate
Behavioral VHDL Model".

-wie kann man in einem prozess 2 Taktflankenabfragen (2
Signale)realisieren ohne das es gleich Errrors und Warnings hagelt ?

[Jochen Pernsteiner (Gast)]

>-was ist denn der Unterschied zwischen "Simulate Behavioral VHDL
>Model" und "Simulate Post-Fit VHDL Model" ?

Das erste ist ein funktionale Simulation, d.h. ohne Gatter- und
Signallaufzeiten (quasi ideale Logik), das zweite eine mit Laufzeiten.

>-wie kann man in einem prozess 2 Taktflankenabfragen (2
>Signale)realisieren ohne das es gleich Errrors und Warnings hagelt ?

Du meinst Du willst beide Taktflanken des Taktsignals abfragen?
So wie bei einem DDR-RAM?
Das geht gar nicht, wenn der FPGA/CPLD es nicht unterstützt, und mir
fällt auch spontan keiner ein der das tut.

Was für ein superschnelles Design willst Du denn damit realisieren?

Jochen