VHDL - Initialwerte/State machine

[Peter K. (kloetpatra)]

Hallo, ich habe folgende 2 Probleme:

1. Ich kann keine Initialwerte wie

signal b: std_logic := '1';

 benutzen, da bei der Synthese folgende Meldung kommt:

#0 Warning: Initial values for signals are not supported for synthesis. They are ignored on line ...

Wie kann ich denn sonst etwas initialisieren wenn nicht so?
Ich habe gelesen manche FPGAs unterstützen keine initialisierung der 
FlipFlops. Ist dies der Grund warum das so nicht geht?
Es ist ein Xilinx XC5206 - ISE 3.1 (Ich weiß... ist ein alter Schinken)

2. Habe eine simple State Machine, die aber nicht richtig funktioniert.

library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;
use work.all;

entity functest is
    port (
        CLK: in STD_LOGIC;
        M0: out STD_LOGIC;
        M1: out STD_LOGIC;
        M2: out STD_LOGIC;
        RESULT1: out STD_LOGIC
    );
end functest;

architecture behavior of functest is
  
  type state_type is (init1, test1, init2, test2);
  signal state: state_type;
  
  signal LED_PWR_GOOD: std_logic;
  signal LED_PWR_BAD: std_logic;
  signal LED_TEST_GOOD: std_logic;
  signal LED_TEST_BAD: std_logic;
  signal CLKO: std_logic;
  signal c: integer range 0 to 2499999;
begin

  process begin
    wait until rising_edge(CLK);
    if (c<2499999) then
      c <= c+1;
    else
      c <= 0;
      CLKO <= not CLKO;
    end if;
  end process;
  
  process (CLKO)
  begin
    if rising_edge(CLKO) then
      LED_PWR_GOOD <= not LED_PWR_GOOD;
      case state is
        when init1 =>
          LED_TEST_GOOD <= '0';
          state <= test1;
        when test1 =>
          LED_TEST_GOOD <= '1';
          state <= init2;
        when init2 =>
          LED_TEST_GOOD <= '0';
          state <= test2;
        when test2 =>
          LED_TEST_GOOD <= '1';
          state <= init1;
        when others =>
          state <= init1;
      end case;
    end if;
  end process;

  M0 <= not LED_PWR_GOOD;
  M1 <= not LED_PWR_BAD;
  M2 <= not LED_TEST_GOOD;
  RESULT1 <= not LED_TEST_BAD;
  
end behavior;

LED_PWR_GOOD blinkt!
LED_TEST_GOOD blinkt aber nicht, sollte aber doch mit halber Frequenz 
blinken?
Warum wird kein when - state ausgeführt?
Ich habe kein externes Signal für einen Reset. Wie kann ich 
sicherstellen dass die "State machine" bei init1 anfängt? (In Bezug auf 
Problem 1)

[Der L. (vhdl-neuling)]

Prinzipiell kannst Du doch auch einen Reset zu Beginn vorsehen, bei dem 
alle Signale auf einen bestimmten Wert gesetzt werden.

Gruß,
derLars

[Cihan K. (lazoboy61)]

signal state: state_type:= init1;
das wäre die Initialisierung für die State Machine.

Cihan

[Klaus (Gast)]

Peter Krause schrieb:
> ISE 3.1

Was soll das?!? =-O

[Klaus F. (kfalser)]

Peter Krause schrieb:
> Wie kann ich denn sonst etwas initialisieren wenn nicht so?
Über einen asynchronen oder synchronen RESET

> Ich habe gelesen manche FPGAs unterstützen keine initialisierung der
> FlipFlops. Ist dies der Grund warum das so nicht geht?
> Es ist ein Xilinx XC5206 -
Kenne diesen Baustein nicht mehr, denke aber nicht.
Alle RAM-basierten FPGAs sollten definiert aufwachen.

> ISE 3.1 (Ich weiß... ist ein alter Schinken)
Daran liegt's
Der Compiler unterstützt die Initialisierung eben nicht. Mit den 
aktuellen geht's ohne Probleme.

Peter Krause schrieb:
> 2. Habe eine simple State Machine, die aber nicht richtig funktioniert.
Hast Du sie schon simuliert?
Außerdem:
CLK0 ist eine abgeleiteter Takt, so etwas sollte man nicht machen.
Verwende überall CLK und arbeite mit clock-Enable

[Peter K. (kloetpatra)]

Cihan Kalayci schrieb:
> signal state: state_type:= init1;

Wie ich bereits erwähnt habe lässt die Synthese das nicht zu.
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Klaus schrieb:
>> ISE 3.1
>
> Was soll das?!? =-O

Das ist die ISE Version die ich nutze.
--------------------------------------------------------------

Klaus Falser schrieb:
> Daran liegt's
> Der Compiler unterstützt die Initialisierung eben nicht. Mit den
> aktuellen geht's ohne Probleme.

Ein neuerer Compiler kommt leider aus Kompatibilitätsgründen für den 
XC5206 nicht in Frage.

[Peter K. (kloetpatra)]

Klaus Falser schrieb:
> Hast Du sie schon simuliert?
> Außerdem:
> CLK0 ist eine abgeleiteter Takt, so etwas sollte man nicht machen.
> Verwende überall CLK und arbeite mit clock-Enable

Ja, in der Simulation geht's auch nicht.

[Klaus F. (kfalser)]

Peter Krause schrieb:
> Klaus Falser schrieb:
>> Hast Du sie schon simuliert?
>> Außerdem:
>> CLK0 ist eine abgeleiteter Takt, so etwas sollte man nicht machen.
>> Verwende überall CLK und arbeite mit clock-Enable
>
> Ja, in der Simulation geht's auch nicht.

Glaube ich gern, dort wird ja auch nichts initialisiert.

Peter Krause schrieb:
> Klaus Falser schrieb:
>> Daran liegt's
>> Der Compiler unterstützt die Initialisierung eben nicht. Mit den
>> aktuellen geht's ohne Probleme.
>
> Ein neuerer Compiler kommt leider aus Kompatibilitätsgründen für den
> XC5206 nicht in Frage.

Willst Du etwas lernen?
Dann schmeiß das Ding weg und kauf Dir etwas halbwegs aktuelles.

[Peter K. (kloetpatra)]

Klaus Falser schrieb:
> Dann schmeiß das Ding weg und kauf Dir etwas halbwegs aktuelles.

Könnte ich machen... aber bei den Restlichen 15999 Stück wäre da jemand 
nicht so erfreut über mein Handeln.

Frage nun die states mit if ab und nun gehts... trotzdem danke