Pseudozufallszahlengenerator und Signaturanalysator Probleme

[Spyro (Gast)]

Hi Leute,

ich weiß nicht warum, aber folgendes Design funktioniert bei mir einfach 
nicht. Es ein ein Design nach Galois und beinhaltet 
Zufallszahlengenerator und Signaturanalysator in einem per func_select 
auswählbar.

Mein Problem: Ist der Zufallgenerator eingestellt, dann wird einfach 
keine Zufallszahl in den Ausgängen x[0:NN] ausgegeben.

Kann mal jemand drüberschauen, ob ich irgendetwas falsch mache?

Wäre sehr dankbar!

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-- Company: 
-- Engineer: 
-- 
-- Create Date:    00:03:13 04/14/2014 
-- Design Name: 
-- Module Name:    nBit_PZG_SGA - Behavioral 
-- Project Name: 
-- Target Devices: 
-- Tool versions: 
-- Description: 
--
-- Dependencies: 
--
-- Revision: 
-- Revision 0.01 - File Created
-- Additional Comments: 
--
----------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

-- Uncomment the following library declaration if using
-- arithmetic functions with Signed or Unsigned values
--use IEEE.NUMERIC_STD.ALL;

-- Uncomment the following library declaration if instantiating
-- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;

entity nBit_PZG_SGA is

  GENERIC  (  NN                : integer := 8
  );
  Port  (    func_select          : in  STD_LOGIC;
          coefficient_vector    : in  STD_LOGIC_VECTOR(0 to NN-1);
          data_in_for_signature  : in  STD_LOGIC;
          clk              : in  STD_LOGIC;
          rst              : in   std_logic;
          x                : out STD_LOGIC_VECTOR(0 to NN-1)
  );
  
end nBit_PZG_SGA;

architecture Behavioral of nBit_PZG_SGA is

  COMPONENT d_ff PORT (
        D    : in  STD_LOGIC;
        clk  : in  STD_LOGIC;
        rst  : in  STD_LOGIC;
        Q    : out  STD_LOGIC
  );
  END COMPONENT;
  
  SIGNAL coeff_AND    : std_logic_vector (0 to NN-1);
  SIGNAL Q          : std_logic_vector (0 to NN) := (others => '0');
  SIGNAL ausgang_xor  : std_logic_vector (0 to NN-1);
  SIGNAL BACK       : std_logic := '1';  
  
begin
  
  -- FIRST FF
  D_FF_FIRST: d_ff PORT MAP(
        D    => ausgang_xor(0),
        clk  => clk,
        rst  => rst,
        Q    => Q(1)
  );
  
  
  Q(0)         <=  func_select AND data_in_for_signature;
  coeff_AND(0)  <= BACK;
  ausgang_xor(0)  <= Q(0) XOR coeff_AND(0);
  
  -- Ausgangssignal auf Ausgangsvektor geben.
  x(0)  <= Q(1);
  
  -- MIDDLE FF
  G: FOR i in 1 to (NN-2) GENERATE
  
    D_FF_MITTE: d_ff PORT MAP(
        D    => ausgang_xor(i),
        clk  => clk,
        rst  => rst,
        Q    => Q(i+1)
    );
    
    coeff_AND(i) <= coefficient_vector(i) AND BACK;
    ausgang_xor(i) <= Q(i) XOR coeff_AND(i);
    
    -- Ausgangssignal auf Ausgangsvektor geben.
    x(i)  <= Q(i+1);

  END GENERATE G;
  
  -- LAST FF
  D_FF_LAST: d_ff PORT MAP(
        D    => ausgang_xor(NN-1),
        clk  => clk,
        rst  => rst,
        Q    => Q(NN)
  );
  
  ausgang_xor(NN-1)  <= Q(NN-1) XOR coeff_AND(NN-1);
  coeff_AND(NN-1)  <= coefficient_vector(NN-1) AND BACK;
  BACK          <=  (Q(NN) AND coefficient_vector(NN-1)) WHEN (func_select = '0')
                ELSE Q(NN);
  
  -- Ausgangssignal auf Ausgangsvektor geben.
  x(NN-1)        <= Q(NN);

end Behavioral;

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Spyro schrieb:
> x  : out STD_LOGIC_VECTOR(0 to NN-1)
Wer kommt auf die Idee, einen std_logic_vector aufsteigend zu 
deklarieren?

> Mein Problem: Ist der Zufallgenerator eingestellt, dann wird einfach
> keine Zufallszahl in den Ausgängen x[0:NN] ausgegeben.
Wie stellst du den Generator ein? Und wie stellst du fest, dass er nicht 
funktioniert? Wie sieht deine Testbench aus? Was ist deine Taktfrequenz?

[Spyro (Gast)]

Generator wird mit func_select <= '0' eingestellt.
Feststellen tue ich das, indem ich in der Testbench den func_select 
entsprechend einstelle, mein coefficient_vector setzte und die Testbench 
einfach mit einer clock laufen lasse. Die clock ist die voreingestellte 
Clock, die beim erstellen einer Testbench automatisch erstell wird.

Eigentlich müsste man in der Testbench ein Generic Map noch einstellen. 
Da mir Xilinx beim erstellen der Testbenh automatisch meinen 
Standardwert von NN = 8 genommen hat, hab ich das einfach mal 
übernommen.

--------------------------------------------------------------------------------
-- Company: 
-- Engineer:
--
-- Create Date:   22:06:36 04/15/2014
-- Design Name:   
-- Module Name:   C:/Users/Steffen Kern/Documents/Xilinx/Aufgabe_3/tb_002.vhd
-- Project Name:  Aufgabe_3
-- Target Device:  
-- Tool versions:  
-- Description:   
-- 
-- VHDL Test Bench Created by ISE for module: nBit_PZG_SGA
-- 
-- Dependencies:
-- 
-- Revision:
-- Revision 0.01 - File Created
-- Additional Comments:
--
-- Notes: 
-- This testbench has been automatically generated using types std_logic and
-- std_logic_vector for the ports of the unit under test.  Xilinx recommends
-- that these types always be used for the top-level I/O of a design in order
-- to guarantee that the testbench will bind correctly to the post-implementation 
-- simulation model.
--------------------------------------------------------------------------------
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
 
-- Uncomment the following library declaration if using
-- arithmetic functions with Signed or Unsigned values
--USE ieee.numeric_std.ALL;
 
ENTITY tb_002 IS
END tb_002;
 
ARCHITECTURE behavior OF tb_002 IS 
 
    -- Component Declaration for the Unit Under Test (UUT)
 
    COMPONENT nBit_PZG_SGA
    PORT(
         func_select : IN  std_logic;
         coefficient_vector : IN  std_logic_vector(0 to 7);
         data_in_for_signature : IN  std_logic;
         clk : IN  std_logic;
         rst : IN  std_logic;
         x : OUT  std_logic_vector(0 to 7)
        );
    END COMPONENT;
    

   --Inputs
   signal func_select : std_logic := '0';
   signal coefficient_vector : std_logic_vector(0 to 7) := (others => '0');
   signal data_in_for_signature : std_logic := '0';
   signal clk : std_logic := '0';
   signal rst : std_logic := '0';

   --Outputs
   signal x : std_logic_vector(0 to 7);

   -- Clock period definitions
   constant clk_period : time := 10 ns;
 
BEGIN
 
  -- Instantiate the Unit Under Test (UUT)
   uut: nBit_PZG_SGA PORT MAP (
          func_select => func_select,
          coefficient_vector => coefficient_vector,
          data_in_for_signature => data_in_for_signature,
          clk => clk,
          rst => rst,
          x => x
        );

   -- Clock process definitions
   clk_process :process
   begin
    clk <= '0';
    wait for clk_period/2;
    clk <= '1';
    wait for clk_period/2;
   end process;
 

   -- Stimulus
   func_select        <= '0';         -- PZG selected
  coefficient_vector  <= "11111111";
  

END;

[Spyro (Gast)]

Achso und mein Ausgangsvektor x bleibt konstant auf 'U'. Genauso wie 
mein Q-Signal.

[Lattice User (Gast)]

Spyro schrieb:
> Achso und mein Ausgangsvektor x bleibt konstant auf 'U'. Genauso wie
> mein Q-Signal.

Pulse mal "rst" am Anfang der Simulation.


Anmerkung:
FF von Hand zu instantieren ist sehr unüblich. Macht man eigentlich nur 
um etwas extrem zu optimieren.

Codegeneratoren machen das auch oft, da hat es aber den Zweck den Code 
an den FPGA Hersteller zu binden.

[Spyro (Gast)]

Der rst-Pulse am Anfang setzt mir zumindest mal mein x-Ausgangsvektor 
und mein Q-Vektor von 'u' auf '0'. Danke für den Tipp.

Jetzt fehlt mir nur noch, warum der Zufallsgenerator nicht will :)

[Spyro (Gast)]

Kann es sein, dass man einen Zufallsgenerator immer erst "Anstoßen" 
muss, damit der loszählt? Sprich: rst, dann einmal ne '1' reinschieben 
und dann laufen lassen.

[MasterOf (Gast)]

Ja aber da steht in jedem Lehrbuch über LSFR, das im Alle-'0' Zustand 
Schluß mit Zustandsänderung ist, da das XOR netzwerk immer nur eine neue 
'0' in das bereits mit Nullen gefüllte Schieberegister schiebt.

Deshalb initialisiert man die FF auch nicht identisch mit '0'. Alle mit 
'1' nach dem reset, wäre schon mal ein guter Anfang.

Siehe auch 
http://en.wikipedia.org/wiki/Linear_feedback_shift_register#Uses_as_counters

MfG,

[Spyro (Gast)]

AAhhhh!!! Vielen Dank für die Info!
Bin gerade am Erlernen der Materie und die Verbindung hat mir noch 
gefehlt :)

Damit hat sich mein Problem dann auch gelöst! :)

Einen schönen Abend noch allen :)