RS232 zum PC mit dem DE1

[Peter B. (funkheld)]

Hallo, guten Tag.
Vielleicht ist es einfacher eine RS232-Verbindung mit dem DE1 zum PC 
aufzubauen. Ich möchte es mal mit 9600Baud probieren.

Ich habe unten den Code gefunden.
Nun hat der DE1-RS232 nur RX/TX.


Was ist hier der "reset" ?

Welche Ports fallen dann hier bitte weg:
----------------------------------------------------
 port(
    clk       : in std_logic;
    reset     : in std_logic;

    send_data : in  std_logic_vector(7 downto 0);
    write_en  : in  std_logic;
    send_busy : out std_logic;
    send_empty: out std_logic;
    tx        : out std_logic);

-----------------------------------------------------

-- TITLE: Uart transmitter
-- AUTHOR: Rene Doss
-- Company Dossmatik GmbH
-- DATE CREATED: 27.6.2011
-- FILENAME: UART_TX_8N1.vhd
-- PROJECT: MAIS CPU core
--
-- COPYRIGHT: Creative Commons CC BY-NC 3.0 with exception 
-- commercial applicants have to pay a licence fee
-- 
-- DESCRIPTION:
-- Uart transmit timing
---------------------------------------------------------------------

library IEEE;
use IEEE.STD_LOGIC_1164.all;

use ieee.numeric_std.all;

--Uart transmiter without parity

entity Uart_8N1_TX is
  generic(
    clk_freq  : integer;
    baudrate  : integer); 
  port(
    clk       : in std_logic;
    reset     : in std_logic;

    send_data : in  std_logic_vector(7 downto 0);
    write_en  : in  std_logic;
    send_busy : out std_logic;
    send_empty: out std_logic;
    tx        : out std_logic);
end;


architecture Behavioral of Uart_8N1_TX is
--FSM
  type   state_type is (idle, start, data0, data1, data2, data3, data4, data5, data6, data7, stop);
  signal state, nextstate : state_type := idle;

  --FIFO
  type   RAM is array (0 to 255) of std_logic_vector (7 downto 0);
  signal fifo      : RAM;
  signal nextwrite : unsigned(7 downto 0);
  signal nextread  : unsigned(7 downto 0);


  --output
  signal   data_tx      : std_logic_vector (7 downto 0);
  signal   tick_counter : unsigned (10 downto 0);
  constant tick         : integer := (clk_freq/baudrate);


begin

  send_busy  <= '1' when (nextwrite+1 = nextread) else '0';
  send_empty <= '1' when nextwrite=nextread else '0';

  process(clk)
  begin
    if rising_edge(clk) then
      if reset = '1' then
        nextread <= (others => '0');
      elsif state = stop and nextstate = idle then
        nextread <= nextread+1;
      end if;
    end if;
  end process;

  process(clk)
  begin
    if rising_edge(clk) then
      state <= nextstate;
    end if;
  end process;

  process(clk)
  begin
    if rising_edge(clk) then
      if reset = '1' then
        nextwrite <= (others => '0');
      elsif write_en = '1' then
        fifo(to_integer(nextwrite)) <= send_data;
        nextwrite                   <= nextwrite+1;
        
      end if;
    end if;
  end process;


  process(clk)
  begin
    if rising_edge(clk) then

      if reset = '1' then
        tick_counter <= (others => '0');
        tx           <= '1';
        nextstate    <= idle;


        --   elsif    tick_counter= unsigned(baudreg)  then
      elsif tick_counter = tick then
        tick_counter <= (others => '0');

        case state is
          when idle =>
            if nextwrite /= nextread then
              nextstate    <= start;
              data_tx      <= fifo(to_integer(nextread));
              tick_counter <= (others => '0');
              tx           <= '0';
            else
              tx <= '1';
            end if;
          when start =>
            nextstate <= data0;
            tx        <= data_tx(0);
            
          when data0 =>
            nextstate <= data1;
            tx        <= data_tx(1);
          when data1 =>
            nextstate <= data2;
            tx        <= data_tx(2);
          when data2 =>
            nextstate <= data3;
            tx        <= data_tx(3);
          when data3 =>
            nextstate <= data4;
            tx        <= data_tx(4);
          when data4 =>
            nextstate <= data5;
            tx        <= data_tx(5);
          when data5 =>
            nextstate <= data6;
            tx        <= data_tx(6);
          when data6 =>
            nextstate <= data7;
            tx        <= data_tx(7);
          when data7 =>
            nextstate <= stop;
            tx        <= '1';
          when stop =>
            nextstate <= idle;
            tx        <= '1';
        end case;
      else
        tick_counter <= tick_counter + 1;
      end if;
    end if;

  end process;
end Behavioral;

Danke.
Gruss

[Bitflüsterer (Gast)]

Peter Bierbach schrieb:
> Hallo, guten Tag.
> Vielleicht ist es einfacher eine RS232-Verbindung mit dem DE1 zum PC
> aufzubauen. Ich möchte es mal mit 9600Baud probieren.
Einfacher als was?

> Was ist hier der "reset" ?
Was verstehst Du an dem Wort "reset" nicht?

> Welche Ports fallen dann hier bitte weg:
Warum sollten Ports wegfallen?

[Peter B. (funkheld)]

Wofür ist dieser Reset bitte:
reset     : in std_logic;

Unter Ports verstehe ich immer eine Verdrahtung die an einem PIN vom DE1 
gesetzt wird und nicht irgenwie als Variable oder Ähnlichem?

Danke.
GRuss

[Bitflüsterer (Gast)]

Peter Bierbach schrieb:
> Wofür ist dieser Reset bitte:
> reset     : in std_logic;

Na schau Dir doch das Design an. Da wird genau beschrieben, wie es auf 
ein Reset-Signal reagiert.

> Unter Ports verstehe ich immer eine Verdrahtung die an einem PIN vom DE1
> gesetzt wird und nicht irgenwie als Variable oder Ähnlichem?
Aha. Nein. Ein Port kann auch mit anderen Instanzen von Entities 
innerhalb des FPGA verbunden sein.
Warum hast Du nach Wochen immer noch ein so eingeschränktes Verständnis 
von einem Port?

Lies mal "VHDL-Synthese" von Rechardt und Schwarz.

[Peter B. (funkheld)]

Ich habe hier das TX-Programm mit clk=50000000 und Baud=9600.

Verdrahtet habe ich TX und CLK beim DE1. Mehr steht mir an der seriellen 
Schnittstelle nicht zur Verfügung. Die anderen PINS die vom Programm 
aufgelistet sind hängen in der Luft. Was mache ich damit?

Wann geht das Senden bitte bei dem Programm eigentlich los. Was ist der 
Auslöser?

library IEEE;
use IEEE.STD_LOGIC_1164.all;

use ieee.numeric_std.all;

--Uart transmiter without parity

entity Uart_8N1_TX is
  generic(
    clk_freq  : integer :=50000000;
    baudrate  : integer :=9600
    );
  port(
    clk       : in std_logic;
    reset     : in std_logic;

    send_data : in  std_logic_vector(7 downto 0);
    write_en  : in  std_logic;
    send_busy : out std_logic;
    send_empty: out std_logic;
    tx        : out std_logic
    );
end;

architecture Behavioral of Uart_8N1_TX is
--FSM
  type   state_type is (idle, start, data0, data1, data2, data3, data4, data5, data6, data7, stop);
  signal state, nextstate : state_type := idle;

  --FIFO
  type   RAM is array (0 to 255) of std_logic_vector (7 downto 0);
  signal fifo      : RAM;
  signal nextwrite : unsigned(7 downto 0);
  signal nextread  : unsigned(7 downto 0);
  
  --output
  signal   data_tx      : std_logic_vector (7 downto 0);
  signal   tick_counter : unsigned (10 downto 0);
  constant tick         : integer := (clk_freq/baudrate);

begin

  send_busy  <= '1' when (nextwrite+1 = nextread) else '0';
  send_empty <= '1' when nextwrite=nextread else '0';

  process(clk)
  begin
    if rising_edge(clk) then
      if reset = '1' then
        nextread <= (others => '0');
      elsif state = stop and nextstate = idle then
        nextread <= nextread+1;
      end if;
    end if;
  end process;

  process(clk)
  begin
    if rising_edge(clk) then
      state <= nextstate;
    end if;
  end process;

  process(clk)
  begin
    if rising_edge(clk) then
      if reset = '1' then
        nextwrite <= (others => '0');
      elsif write_en = '1' then
        fifo(to_integer(nextwrite)) <= send_data;
        nextwrite                   <= nextwrite+1;
        
      end if;
    end if;
  end process;

  process(clk)
  begin
    if rising_edge(clk) then

      if reset = '1' then
        tick_counter <= (others => '0');
        tx           <= '1';
        nextstate    <= idle;

        --   elsif    tick_counter= unsigned(baudreg)  then
      elsif tick_counter = tick then
        tick_counter <= (others => '0');

        case state is
          when idle =>
            if nextwrite /= nextread then
              nextstate    <= start;
              data_tx      <= fifo(to_integer(nextread));
              tick_counter <= (others => '0');
              tx           <= '0';
            else
              tx <= '1';
            end if;
          when start =>
            nextstate <= data0;
            tx        <= data_tx(0);
            
          when data0 =>
            nextstate <= data1;
            tx        <= data_tx(1);
          when data1 =>
            nextstate <= data2;
            tx        <= data_tx(2);
          when data2 =>
            nextstate <= data3;
            tx        <= data_tx(3);
          when data3 =>
            nextstate <= data4;
            tx        <= data_tx(4);
          when data4 =>
            nextstate <= data5;
            tx        <= data_tx(5);
          when data5 =>
            nextstate <= data6;
            tx        <= data_tx(6);
          when data6 =>
            nextstate <= data7;
            tx        <= data_tx(7);
          when data7 =>
            nextstate <= stop;
            tx        <= '1';
          when stop =>
            nextstate <= idle;
            tx        <= '1';
        end case;
      else
        tick_counter <= tick_counter + 1;
      end if;
    end if;

  end process;
end Behavioral;

Gruss

[René D. (Firma: www.dossmatik.de) (dose)]

>
>     send_data : in  std_logic_vector(7 downto 0);

hier werden die Daten angelegt, die gesendet werden sollen. Das ist ein 
Byte (7 downto 0);

>     write_en  : in  std_logic;
wenn hier ein '1' anliegt wird das Datenbyte bei der CLOCK Flanke 
übernommen.
Das ist eine typisches Paralleles Interface.
D
Das Byte geht erst in einem FIFO. Das ist ein Speichertyp, der es 
schafft mehrer Bytes entgegen zu mehmen. Die asynchrone Datenübertragung 
ist viel langsamer als das parallele Interface, sonst würde das Byte 
überschrieben bevor es gesendet wurde.

[Dieter (Gast)]

Wäre es nicht sinnvoll ein eigenes Unterforum namens "Peter Bierbach" 
einzurichten?

[Easylife (Gast)]

Dieter schrieb:
> Wäre es nicht sinnvoll ein eigenes Unterforum namens "Peter
> Bierbach"
> einzurichten?

Besser eine Fernsehsendung "Nachgefragt. Mit Peter Bierbach"

[Uwe (Gast)]

> Die anderen PINS die vom Programm
> aufgelistet sind hängen in der Luft. Was mache ich damit?
Da machst du deine Steuerlogik ran  am besten ne Statemachine!

> Wann geht das Senden bitte bei dem Programm eigentlich los. Was ist der
> Auslöser?
Das ist kein Programm! Das ist ein Schaltplan und ein Schaltplan geht 
nicht los. Deine Statemachine steuert das Ding. Und deine Statemachine 
ist auch nur nen Schaltplan ...