Zustandsregelung mit VHDL

Du meinst wohl einen Zustandsaustomaten!(?)

...
type Zustand is (Z0, Z1, Z2, Z3,...);
...
Signal Interner_Zustand : Zustand;
...

Bsp für Moore Automat:
case Interner_Zustand is
when Z0 => if ... then Interner_Zustand<= Zx;
when Z1 => if ... then Interner_Zustand<= Zy;
...
end case;

Nehme mal an das funktionier.

Gruss Henrik

Ich meinte oben "Zustandsautomaten", keinen "Zustand-aus-Tomaten"!
;-)

Nee es ist nicht direkt ein Zustandsautomat.

Es ist ein Ricatti-Regler den ich realisieren will!

Regelungstechnisch ist es ein Zustandsraummodell, welches ich habe.
Dieses soll über einen FPGA realisiert werden.

mfg

Peter

Hi,

ich kann Dir nicht sagen wie es geht, da ich (noch) kein VHDL o.ä.
kann. Aber prinzipiell sollte es funktionieren, da bei der
Zustandsregelung die gemessenen Zustände (z.B. Geschwindigkeit,
Beschleunigung) mit den Koeffizienten des Reglerentwurfes (hier Riccati
Entwurf) gewichtet/multipliziert werden. Evtl. wäre hier ein
Blockschaltbild den VHDL Kennern zB. aus Simulink hilfreich. Imo kannst
Du auch einen Beobachter implementieren. Ich selbst habe es in C schon
gemacht und alle Operationen die benötigt werden sind die 4
Grundrechenarten. Die Frage ist eher, ob es auf dem CPLD/FPGA eine
Floating Point Implementation werden muss -> VHDL Kenner können
Hinweise wegen Aufwand/Rechenzeit geben, da Digital-Regler (der
Zustandsregler ist eine Möglichkeit, andere wäre ein diskreter
PID-Regler) deterministisch sein müssen.

Viele Grüße
Olaf

PS: Ich denke, die wenigsten hier sind mit der Regelungstechnik vertraut
- das wirst Du wohl etwas weiter ausholen müssen :-)

Olaf