Realisierung eines I2C-Slaves (IP-Core bzw. Tipps gesucht)

[SKA (Gast)]

Hallo,

Kennt einer von Euch einen I2C-Slave IP-Core oder Codebeispiele ? Ich
benötige eine VHDL-Lösung.

Ansonsten kann mir einer Tipps, Beispiele, Lösungen oder Ansätze zur
Realisierung geben.

Das ganze soll auf einem Xilinx-FPGA laufen, d.h. mittel I2C-Kommandos
soll der FPGA gesteuert werden.

Auf www.opencores.com finde ich zwar eine WISHBONE I2C Master
Core-Lösung. Ich weiß allerdings nicht ob die mir weiterhilft (bin
ziemlich neu auf dem Gebiet. Außerdem was ist WISHBONE ?????).

Vielen Dank für eure Hilfe. Ich bin gespannt auf Eure Antworten.

Viele Grüße

[dose (Gast)]

Hallo

wishbone ist ein ganz einfacher Bus um verschieden Cores zusammen zu
hängen. z.B. eine Cpu mit einer Perifferie. Ich weiß auch nicht wie die
Spezifikation ist, doch der Code hat Ihn immer gut erklärt.
Vor langer Zeit hawbe ich mit den Code von dem obengenannten Core
angeswchaut. Er was zu schlecht und Außerden benötigst du einen Slave.
Ich habe z.Z. keine Slave doch als VHDL Code stelle ich ihn mir einfach
vor.

Der Grundaufbau ist ein Schieberegister, was über SCL getaktet wird und
die Daten auf SDA bekommt.
Dazu kommt noch eine kleine Statemaschine zur Unterscheidung für lesen
und schreiben.

[john-eric (Gast)]

schau mal hier da kann mann sich was glaub ich nen core davon herrunter
laden.
http://www.fpga4fun.com/I2C.html
vielleicht hilft es ja.
mfg