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Forum: FPGA, VHDL & Co. Anzeige von Signalen und Variablen in der Simulation


Autor: Andreas Ehret (Gast)
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Moinsen,

ich habe bei der Simulation von VHDL-Code immer folgendes Problem:

Logischerweise werden nur die Ein- und Ausgangssignale der entity im
Simulator angezeigt. Aber wie kann ich Signale und Variablen, die nicht
nach "außen" geführt werden, auch anzeigen, ohne dass ich sie
testweise immer in die entity schreiben muss?

Da gibt es doch sicher eine einfache Möglichkeit, die ich nur noch
nicht gefunden habe .... :-(

Ich verwende ISE 7.1 und Modelsim 6.0

Grüße
   Andreas Ehret

Autor: Jochen Pernsteiner (Gast)
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Autor: Andreas Ehret (Gast)
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danke ;-)

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