Clock Buffer / DCM

Hallo zusammen,

ich spiele im Moment etwas mit VHDL, Spartan-3 und der Xilinx ISE
7.1herum, um mich

Für ein simples Lauflicht möchte ich mittel DCM den Takt
herunterteilen. Mit Hilfe des Wizzards habe ich alle Einstellungen
gemacht und folgendes Template zum instanziieren in meinem Code
bekommen:

  COMPONENT Lauflicht_DCM
  PORT(
    CLKIN_IN : IN std_logic;
    RST_IN : IN std_logic;
    CLKDV_OUT : OUT std_logic;
    CLKIN_IBUFG_OUT : OUT std_logic;
    CLK0_OUT : OUT std_logic
    );
  END COMPONENT;

  Inst_Lauflicht_DCM: Lauflicht_DCM PORT MAP(
    CLKIN_IN => clk50,
    RST_IN => reset,
    CLKDV_OUT => clk,
    CLKIN_IBUFG_OUT => ,
    CLK0_OUT =>
  );

Soweit so gut. Für mein Lauflicht wollte ich nun den heruntergeteilten
Takt CLKDV_OUT benutzen.

Allerdings verstehe ich noch nicht genau, was es mit den Clock Buffer
auf sich hat. Mein Eingangstakt (50MHz) gebe ich über Global Clock
Buffer IBUFG auf den DCM. Hoffe, dass ist richtig. Was mache ich aber
mit CLKIN_IBUFG_OUT => ....

Vielleicht könnt ihr mir ganz allgemein mal erklären, was es mit den
Clock Buffer auf sich hat.

- wozu dienen die Clock Buffer ?
- Wozu dienen die Ausgangs Clock Buffer ?
- der Spartan-3 besitzt 4 Globale Clock Buffer, die auf den DCM führen.
Was mache ich, wenn ich aber mehr als 4 Taktsignale habe ?
- Brauche ich die Clock Buffer nur in Verbindung mit dem DCM ?