Hallo, seit Tagen versuche ich einen VHDL-Code mit XILINX bzw. ModelSim XE III/Starter 6.0a zu simulieren, der offenbar einwandfrei synthetisiert wird. In einem VHDL-Package habe ich folgenden Typ definiert: type bcd_values_type is array ( natural range <> ) of std_logic_vector ( 3 downto 0 ); In einer entity habe ich einen Port definiert: bcd_values : out bcd_values_type ( 5 downto 1); Gemäß RTL-Schematic entstehen damit wie beabsichtigt 5 BCD-Digits à 4 bit. In der Simulation (Test-Bench) werden die bcd_values aber nur als 1-bit Werte anstatt 4-bit Vektoren dargestellt und die Simulation bricht mit Fehler ab. Hat jemand eine Idee, woran das liegen kann? Vielen Dank und viele Grüße, Thomas
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