Forum: FPGA, VHDL & Co. Bezeichnungen bei Componenten und Datenübergabe?


von peter (Gast)


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Hallo,guten Tag.
Ich habe jetzt immer die gleichen Namen benutzt.
Im Hauptdisgn und in dem Design wo die Daten übergeben werden.

Wie funktioniert das, wenn ich verschiedene Namen habe bei beiden?

Danke.
Gruss

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component compo port(
  dat_bus : inout integer range 0 to 255 := 0;
  ledg    : out STD_LOGIC_VECTOR(7 downto 0);
  test    : inout std_logic
 );
end component;

begin

io1 : compo  port map(dat_bus,ledg,test);
..........
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von berndl (Gast)


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peter schrieb:

OMG, nix kapiert...

von peter (Gast)


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Ich meinte, das in beiden Beschreibungen verschiedene Namen genommen 
werden.
Wie werden die Werte dann übergeben?

Danke.
Gruss

von Christian R. (supachris)


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Die Signale im drüber liegenden Level können komplett anders heißen. Nur 
der Typ muss passen. Geöhn dir die ausführliche Schreibweise für die 
Instanziierung an, dann hast du dein Verständnisproblem nicht.

von peter (Gast)


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Danke für die Hilfe.

Gruss

von peter (Gast)


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Jup, das klappt nicht mehr so nach dem Schlaganfall.
Lasse viele Sachen aus oder vergess es wieder...

Da kommt ihr auch mal hin.

Gruss

von Christian R. (supachris)


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Naja, nicht jeder erleidet einen Schlaganfall. Aber keiner wird jünger, 
da hast du wohl recht.

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