Moin, ich muss leider Hatched Polygone einsetzen. Wenn ich jetzt aber z.B. Vias im Polygon habe, dann entstehen um diese Vias aber zu kleine Aussparungen oder Überspitze Winkel um diese Vias Herum. Gibt es einen Trick, wie ich an solchen Stellen das Hatched aussetzen kann und mir an entsprechenden Stellen das enstehende Freifeld mit Kupfer Fluten kann? Ich hab das mal grafisch vorbereitet was ich meine: Links so wie es ist (aber nicht sein soll) und rechts, so wie ich es gerne hätte.
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Ist zwar keine direkte Antwort auf deine Frage, aber damit es ordentlich aussieht würde ich in den Design-Rules unter PolygonConnect auf Relief Connect wechseln und die Leiterbahnbreite deinen Wünschen anpassen.
Harald schrieb: > ich muss leider Hatched Polygone einsetzen. Vermutlich weil dein PCB-Dealer noch mit Gerber-Daten arbeitet. Dann kannst du die Strichbreite (z.B.0.2mm) etwas größer als den Abstand (0.18mm) stellen, dann hast du - eine geschlossene Fläche - kein Problem mehr mit den Vias - dein PCB-Erzeuger ist auch glücklich, weil er mit seinen vorsintflutlichen Softwaretools die Daten editieren kann. Idealerweise sollte er aber mit der Zeit gehen und auf ODB+ umstellen. Wenn ich danebenliegen sollte: sorry, wir hatten genau dieses Problem mit unserem Lieferanten.
Dennis schrieb: > Vermutlich weil dein PCB-Dealer noch mit Gerber-Daten arbeitet. Natürlich kann man mit Gerber (Extended) normale Polygone/Fills nutzen (nutze ich selbst sei vielen Jahren problemlos mit mind. 6 verschiedenen LP Lieferanten). Hatched war vor >20 Jahren oder so wegen Lötstoppmaske notwendig aber heute doch nicht mehr...
Dennis schrieb: > Vermutlich weil dein PCB-Dealer noch mit Gerber-Daten arbeitet. Leider nein! Leider ist die Leiterplatte ungünstigen klimatischen bedingungen ausgesetzt (-30°C bis +50°C) in relativ kurzen zyklen ohne betauungsschutz. Es zeigte sich, das FR4 doch dazu neigt Feuchtigkeit (wenn auch nur im gringen Maße) aufzunehmen, was bei vielen Zyklen irgendwann dazu führt, das die (kleinen) Eiskristalle zu Mikrorissen in z.B. Vias führen oder parzieller Delaminierung in den Zwischenlagen führt. Mit den Hatched wird versucht, den Weg für das Wasser aus dem FR4 zu ermöglichen - was vollflächiges Kupfer leider nicht zu lässt. Und bevor die Frage aufkommt: Leider ist ein "dichtes" Gehäuse nicht möglich, da diverse Sensoren auf der Platine sitzen. Einziger Vorteil, es ist sehr reines Wasser, ohne Salze... Später bekommt die Leiterplatte noch einen hauch dünnen Epoxy Überzug - aber der ist halt genauso "durchlässig" wie das FR4. PS. Unklar ist noch, wie die Feuchtigkeit in die Leiterplatte kommt, wenn diese fast Vollflächig mit CU umspannt ist. Auch Tempern 24h@70°C der Leiterplatte vor Verarbeitung brachte keinen Erfolg.
Vor Jahren hab ich mal einen Vortag über Platinen gehört. Wenn ich mich recht erinnere dringt sehr sehr wenig Feuchtigkeit von oben und unten in die Platine weil das Epoxy sehr dicht ist und die Platine mit Lack geschützt ist. Vielmehr schauen die Glasfaser an den Stirnseiten heraus und durch die Kapillarwirkung wird die Feuchtigkeit in die Platine transportiert. Kantenmetallisierung soll da ein wirksames Mittel sein. (Natürlich sollten auch alle Bohrungen metallisiert sein.) Ich hab mal bei google "kantenmetallisierung schutz feuchtigkeit" eingegeben, bei Andus und Hofmann wird es als Schutz vor Umwelteinflüssen aufgeführt. Viel Glück für dein Projekt
Harald schrieb: > dann entstehen um diese Vias aber zu kleine > Aussparungen oder Überspitze Winkel Ja und? Wo nicht gelötet wird stören die ja nicht, es ist sogar egal ob sie korrekt geätzt werden oder nicht. Oder geht es dir um Schönheit? Das mit den spitzen Winkeln sind Empfehlungen aus den Anfangszeiten der LP-Fertigung. Georg
Georg schrieb: > Ja und? Unser Fertiger der nach IPC Klasse 1 und 2 Fertigt, wird (und hat in der Vergangenheit) das bemängelt!
Harald schrieb: > Unser Fertiger der nach IPC Klasse 1 und 2 Fertigt, wird (und hat in der > Vergangenheit) das bemängelt! Die Sachen geistern seit Jahrzehnten durch die Vorschriften, mit unterschiedlichen Begründungen, z.B. dass in spitzen Winkeln Ätzmittelrückstände bleiben. Das ist meiner Meinung nach bei heutiger professioneller Fertigung irrelevant, jedenfalls ausserhalb von Lötflächen. Es ist auch so, dass die CAM-Software Strukturen unterhalb einer Mindestgrösse beanstandet aufgrund der Vermutung, dass Pads und Leiterbahnen nicht so klein sein können und es sich daher um einen Fehler handelt. Aber das ist in deinem Fall auch nicht zwingend, denn es handelt sich ja nicht um wichtige Strukturen - es kann sein, dass der Rest eines Hatch-Lochs neben einem Pad zu klein ist und nicht mehr exakt gefertigt werden kann, bloss ist das für die Funktion verdammt egal, es handelt sich ja nicht um ein isolierendes Element. Ob der Fertiger Lust oder überhaupt die Möglichkeit hat, solche Fehlermeldungen auf den Grad ihrer Tödlichkeit zu prüfen, ist eine andere Frage, wahrscheinlich beanstandet er halt routinemässig was sein Computer ihm sagt. Bei meinem Cadstar-System bekomme ich Hinweise beim Rendern über "malformed pads" in der Fläche (z.B. Thermofallen mit weniger als 4 Stegen, weil am Rand), aber automatisch entfernt werden die nicht, das wäre sehr anspruchsvoll und ich will es auch meistens nicht, sondern ich muss prüfen, ob ich es akzeptiere, weil es nicht anders geht, oder ob ich das Pad verschiebe oder den Rand der Fläche oder die Parameter der Fläche ändere. Aber das ist ja auch eine wichtige Struktur, nicht wie ein gehatchtes Loch in der Fläche. Softwaremässig machbar wäre dein Wunsch: unsere CAM-Software kann invers hatchen, d.h. sie setzt z.B. runde Kupferpunkte im gewünschten Raster wo immer das geht, d.h. ein Punkt wird gesetzt wenn er ganz (ohne DRC-Verletzung) an dieser Stelle hinpasst. Das wird eingesetzt zur Haftungsverbesserung und zum Flächenausgleich auf Mulitlayerlagen. Damit wäre dein Problem lösbar: du renderst eine massive Cu-Fäche, wandelst die Lage in negativ und lässt mit deinen quadratischen Löchern auffüllen, dann sieht das als Positiv genauso aus wie du das möchtest. Ob sich das in Altium machen lässt weiss ich nicht, aber vielleicht kannst du dir das nach dieser Methode programmieren. Georg
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Für alle nicht Altium User wollte ich mal zeigen, wie es aussieht wen er meinen ersten Vorschlag folgen würde. Ich bin der Meinung das es ordentlich aussieht, funktionell ist und das der Fertiger damit kein Problem hat. Workarounds mit negativ Rendern und Löcher hinzufügen halte ich für unnötig. Taz
Hallo, gibt es eigentlich eine Rule, mit der ich Poligone auf Hatched abfragen kann? Ich will solide Polygole voll und hatched so wie Taz das zeigt anbinden. Hätte das jetzt über eine Regel definiert, finde aber keine eigenschaft wie "IsHatched" oder so :-/
Wenn das PCB nicht super kompliziert ist würde ich den schnellen und einfacheren Weg über InNet(xxx) gehen. Ich würde keine Grundlagenforschungen nach IsHatched unternehmen. Leute, die gerne programmieren würden Klassen definieren und InClass() benutzen. Ich bin in solchen Sachen eher pragmatisch und wähle den direkten, einfachen und schnellsten Weg. Aber viel Glück
Leider ist das Board sehr umfangreich :-( Noch dazu sind es teilweise die selben Netzte die sich in Hatched oder Solid unterscheiden :-( Daher wäre der einzige Anhaltspunkt über eine Abfrage nach "Hatched" zu gehen. Nur finde ich bislang kein Atrebut dazu ...
Rule Polygon Connection Style: PolygonHatchingStyle <> 'No Hatching' to ALL siehe hier: http://techdocs.altium.com/display/ADRR/Query_Lang-PCBFunctions_Fields_PolygonHatchingStyle%28%28PolygonHatchingStyle%29%29
So, ich hab mal etwas rumgespielt.. PolygonHatchingStyle <> 'No Hatching' ging zunächst nicht, das wirklte auch auf die "soliden" darum hab ich PolygonHatchingStyle = '90-Degree Hatch' ausprobiert - Und siehe da, es funktioniert! (alle Hatched bei mir sind aktuell 90° Typen) Nochmal danke Taz für die Hilfe
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