Avalom MM Slave interface, ich verstehe es nicht ganz.

[GS (chromosoma)]

Abend
Ein SDRAM controller aus Qsys  wird an einen externen SDRAm chip 
angeschlossen.
Der Avalon MM Slave interace wird direkt in meinem VHDL design 
angesteuert.

Ich verstehe nicht so ganz wie aus dem SDRAM die daten auslesen 
muss/kann.

Im Qsys gibt es folgends Bild.
Der Schreibevorgang is selbseklärend:  solange  "waitrequest" Null is 
übergebe ich mit jedem Takt die neue Adresse und Daten.


Aber der Lesevorgang ist irgendwie komisch. Auserdem steht im SDRAM 
Controller configuration folgendes:

 Read wait: 1
 Write Wait: 0

So wie ich vestehe ist es einfach ein Delay, wann die Daten verfügbar 
sind, d.h.   nach einem Takt, nach dem ich die Adresse gesetzt habe, 
stehen die entsprechende Daten da.

Außerdem steht dort:

Pepeline TRansfers:
Maximum pending read transaction: 7
Maximum pending write transactions: 0



Was bedeutet das egentlich. Heißt es,  ich kann 7 Adressen in die 
Warteschlange setzen, während SDRAM  "busy" ist(= readdatavalid=0 oder 
Waitrequest=1). Oder hat das irgendwas mit der Burstlänge zu tun?
Muss ich dann selbst schauen, ob noch Anfragen  in der Warteschlange 
sind?
Leider steht im Datenblatt nichts dazu.  Kann mir jemand hier Helfen? 
Danke.

[Sigi (Gast)]

Schau Dir einfach mal das Reference Manual zu Avalon an.
Dort wird Memory Master/Slave Alles ausführilch erklärt:
Einfacher Read/Write-Zugriff, Pipelining und Burst.