Hallo zusammen, ich möchte mich demnächst mal an ein kleines Layout machen. In dessen Mittelpunkt steht ein Samsung SOC. Der Lagenaufbau ist bereits vorgegeben. Es handelt sich um ein 10-lagiges Board mit folgender Lagenfolge: Top Layer GND Signal 1 Signal 2 PWR1 PWR2 Signal 3 Signal 4 GND Bottom Layer Da ich mit Platinenlayout bisher noch nicht allzu viel am Hut hatte, stellt sich mir hier eine Frage zu der Impedanzanpassung. Das ich gegen GND jeweils meine Impedanzen vorgeben kann ist mir klar. Wenn ich aber nun meine DDR3 Bausteine anbinden möchte, werde ich wohl alle vier Signallagen benötigen. Dabei ist die Signallage 2 und 3 so weit von GND entfernt das ich nicht mehr zwischen den Fanouts des BGA durchkomme. (Da ja die Leiterbahnbreite logischerweise größer werden muss) Wenn ich nun entsprechend unter allen Signalen des DRAM Bausteines die Stromversorgung in PWR 1 und 2 als Polygon auslege, kann ich dann auch gegen dieses meine Impedanz berechnen? Rein von der Logik her dürfe das doch genauso gehen oder? Ich hoffe hier hat jemand einen Tipp für mich. Grüße Peter
Peter schrieb: > Dabei ist die Signallage 2 und 3 so weit von GND entfernt Das ist wahrscheinlich ein Missverständnis - die Impedanz wird bestimmt durch GND und PWRx, weil PWR wechselstrommässig das gleiche ist wie GND, du musst also z.B. für Signal 1 die Formel benutzen für assymmetrische Stripline GND - Signal 1 - PWR1. Haken an der Sache: 1. dass PWR1 so gut ist wie GND musst du sicherstellen durch ausreichend Stützkondensatoren an geeigneten Stellen. 2. Leitungen auf Signal 1 und Signal 2 dürfen natürlich nicht übereinnander verlaufen, am besten senkrecht zueinander, also weitgehend als X und Y Lagen benutzen. So ist mit Sicherheit auch der vorgegebene Lagenaufbau gedacht, sonst müsste man zusätzlich GND-Lagen einführen, so dass jede Signallage zwischen 2 GND-Lagen liegt (klassische Stripline). Georg
@Peter (Gast) >ich möchte mich demnächst mal an ein kleines Layout machen. In dessen >10-lagiges Board mit folgender Lagenfolge: >Da ich mit Platinenlayout bisher noch nicht allzu viel am Hut hatte, Eine gewagte Mischung. Solltest du nicht erstmal mit etwas einfacheren Dingen anfangen?
Falk Brunner schrieb: > Solltest du nicht erstmal mit etwas einfacheren > Dingen anfangen? Wo du recht hast hast du recht. Aber wenn man sich danach richten würde, ob der Fragende dem Problem gewachsen ist, dürfte man auf 2 Drittel der Anfragen garnicht erst antworten. Natürlich ist ein 10Lagen-ML als erstes Layout schlichter Grössenwahn, ob nun mit oder ohne Hilfe. Vielleicht aber hilft meine Antwort jemand anderem, der wirklich weiss worum es geht. Georg
Peter schrieb: > Hallo zusammen, > > ich möchte mich demnächst mal an ein kleines Layout machen. In dessen > Mittelpunkt steht ein Samsung SOC. > > Ich hoffe hier hat jemand einen Tipp für mich. Gute google Stichworte dafür sind "DRAM pcb layout guide" Lagenaufbau nennt man "layer stack". Damit findet man bspw. dies: http://www.micron.com/~/media/documents/products/technical-note/dram/tn4614.pdf?la=en Achte auf möglichst gleiche Leitungslängen zwischen DRAM und Prozessor, da erlebt man schnell böse Überraschungen. MfG,
Die Zahl der Vias in den Signallagen sollte uebrigens moeglichst klein und moeglichst gleich sein (soweit moeglich). Nach moeglichkeit solltest du auch nicht zwischen den Lagen wechseln innerhalb eines Signals, da so fehlanpassungen entstehen koennen.
Fpga Kuechle schrieb: > Achte auf möglichst gleiche Leitungslängen zwischen DRAM und Prozessor, > da erlebt man schnell böse Überraschungen. Es ist GENAU festgeschrieben wie gross die Abweichung verschiedener Traces zueinander sein darf. Es gibt gtavierende Unterschiede bei den verschiedenen Signalgruppen! Besorg dir ein solches Dokument.
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