FPGA ausgang für Quarz-Eingang von Peripherie

[Magneto F. (fpga_stud)]

Hallo zusammen

Ich bin gerade am Zeichnen eines doch nun doch schon grösseren Schemas. 
Darauf habe ich unter anderem einen Cyclone V E und einen "AX88179 -- 
USB3.0 to 10/100/1000M Gigabit Ethernet Controller". Der USB Controller 
hätte gerne einen eigenen 25MHz Quarz. Bei den Ethernet PHYs von TI etc. 
setze isch schon lange den Clock direkt aus dem FPGA, da diese einen 
LVDS eingang haben. Nun hat mein AX88179 diesen leider nicht.

Frage: Kann ich einen differentiellen Clock Ausgang des FPGAs nutzen um 
den Chip sauber zu takten?

Beste Grüsse

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Magneto Freak schrieb:
> Nun hat mein AX88179 diesen leider nicht.
> Frage: Kann ich einen differentiellen Clock Ausgang des FPGAs nutzen um
> den Chip sauber zu takten?
Wie weit ist der ASIX vom FPGA entfernt? Ich würde einfach einen 
normalen Ausgang mit einem Serienwiderstand terminieren und den Takt 
dort vor sich hintoggeln lassen. Der ASIX läuft ja sowieso asynchron zum 
FPGA...

[Lattice User (Gast)]

Wir haben das schon erlebt, dass Fremdeinspeisung in den Quarzoscillator 
zu Ausfällen geführt hat. Wenn es im Datenblatt nicht extra erlaubt ist 
waäre ich also vorsichtigt.
In einem Fall hat der Hersteller es erlaubt, aber verlangt dass es 
halbwegs ein Sinus ist, und den auch noch AC koppelt.

Bei USB3 kommt dazu, dass die Anforderungen an den Jitter ziemlich hoch 
sind. Diese nicht zu erfüllen, hat dann soclche Dinge wie geht nicht mit 
manschen Motherboards, geht nur mit bestimmten Kabel, etc zur Folge.

[Hardwareonkel (Gast)]

wie sind die denn verschaltet, d.h. wer gibt wem die Daten? Ich kenne 
den ASIX nicht, USB kommt sicher vom PC und GigE als Schnittstelle an 
den FPGA? Statt eines PHY?

[Fpgakuechle K. (Gast)]

Magneto Freak schrieb:
>  "AX88179 --
> USB3.0 to 10/100/1000M Gigabit Ethernet Controller". Der USB Controller
> hätte gerne einen eigenen 25MHz Quarz.

Sicher?
Ich verstehe das Blockbild auf Seite 6 
http://www.asix.com.tw/FrootAttach/datasheet/AX88179_Product_Introduction_v101.pdf
so das da auch ein differentialer Takt eingespeist werden kann.

Und auf S. 1 von http://lib.chipdip.ru/923/DOC000923116.pdf steht
"Single  25MHz clock  input from  either  crystal or  oscillator source" 
also Quartz oder Oszillator, aber nicht Quartz only.

MfG,

[Magneto F. (fpga_stud)]

Hardwareonkel schrieb:
> wie sind die denn verschaltet, d.h. wer gibt wem die Daten? Ich kenne
> den ASIX nicht, USB kommt sicher vom PC und GigE als Schnittstelle an
> den FPGA? Statt eines PHY?

Unser Gerät kann Ethernet, jedoch kein USB3. Darum machen wir mit diesem 
Chip sozusagen eine integrierte USB-Netzwerkkarte

Fpga Kuechle schrieb:
> Sicher?

Leider eben nicht. Ich habe das Datenblatt etc...und da steht denfinitiv 
nigends etwas von single input. Das Statement verweist vermutlich 
darauf, dass nur EIN Quarz benötigt wird.

Lothar Miller schrieb:
> Ich würde einfach einen
> normalen Ausgang mit einem Serienwiderstand terminieren und den Takt
> dort vor sich hintoggeln lassen

Wie würdest du dies ungefähr terminieren? Ist es da auch angebracht noch 
eine DC Abkopplung? Du würdest mir empfehlen einfach zwei 3.3V LVDS 
Ausgänge mit z.B. 470Ohm and X1/X2 anzuschliessen?

[Fpgakuechle K. (Gast)]

Magneto Freak schrieb:
> da diese einen
> LVDS eingang haben. Nun hat mein AX88179 diesen leider nicht.

Im Blockbild sind die PLL eingänge mit xtl25P und xtl25N bezeichnet.
Präfix P und N werden eigentlich immer zur kennzeichnung eines 
differntialen bspw. LVDS Pin-Paars benutzt. Somit sehe ich das als 
Hinweis das der AX einen LVDS Eingang hat. XTL bezeichnet die Anschlüße 
eines (passiven) Crystals also quarz, dessen Anschlüße nach meiner 
Erfahrung nicht in N und P unterschieden werden. Darin sehe ich den 
Hinweis das man wie auch in dem anderen PDF dokumentiert entweder einen 
Quartz oder einen (LVDS-)Oszillator
anschliessen kann.

Frag doch mal den FAE, Distri oder Hersteller der muß das wissen. 
Alternativ könnte man auch an dem Evalboard messen/experimentieren.

MfG,

Edit:
hab mal am schematic des Evalboards geschaut, da wird ein quartz benutz 
und in den Notes findet sich eine vorgabe von 25MHz +/- 30 ppm
http://www.asix.com.tw/products.php?op=pItemdetail&PItemID=131;71;112

Die anderen PDF's gibbets wohl erst mach login was ich mir grad spare.

[Analog Opa (Gast)]

Wie geht das denn dann technisch? Der XTAK wird doch von wenigstens 
einem Pin getrieben. Wie verträgt sich das mit einer differentiellen 
Einspeisung?