Vhdl zu Schematic konvertieren

[VHDL (Gast)]

Hallo Leute,

ich bin recht unerfahren mit VHDL und CPLD's.

Gibt es die möglichkeit aus bestehenden VHDL Code ein Schematic zu 
erzeugen?
Der angehangene Code ist nicht von mir
Damit ich ihn verstehen kann bräuchte ich ein Schematic

Ich bedanke mich schon mal für die mühen.

Library IEEE;
   use IEEE.std_logic_1164.all;
   use IEEE.std_logic_arith.all;
entity Zbuscon is
   Port (
      CLK, IOR, IOW, RSTDRV, CSZ: in std_logic;
      RD, WR, CNT, COUNT2, COUNT1, COUNT0: buffer std_logic
   );
end Zbuscon;


architecture Zbuscon_behav of Zbuscon is
   signal COUNT0_CLK_ctrl, COUNT0_ACLR_ctrl, RD_bar, WR_bar, CNT_D, CE_D,
   CNTCLR_D, COUNT2_D, COUNT1_D, COUNT0_D, CNT_CLK, CNTCLR_ACLR,
   CNTCLR_CLK, CE_ACLR, CE_CLK, CNTCLR, CE: std_logic;
   signal CNT_FB, CE_FB, CNTCLR_FB, COUNT2_FB, COUNT1_FB, COUNT0_FB: std_logic
   -- :='0'
   ;

   Function to_std_logic(X: in Boolean) return Std_Logic is
   variable ret : std_logic;
   begin
   if x then ret := '1';  else ret := '0'; end if;
   return ret;
   end to_std_logic;

begin

-- Register Section

   CNT <= CNT_FB;
   process (CNT_CLK) begin
      if CNT_CLK'event and CNT_CLK='1' then
   CNT_FB <= CNT_D;
      end if;
   end process;

   CE <= CE_FB;
   process (CE_CLK, CE_ACLR) begin
      if CE_ACLR='1' then
   CE_FB <= '0';
      elsif CE_CLK'event and CE_CLK='1' then
   CE_FB <= CE_D;
      end if;
   end process;

   CNTCLR <= CNTCLR_FB;
   process (CNTCLR_CLK, CNTCLR_ACLR) begin
      if CNTCLR_ACLR='1' then
   CNTCLR_FB <= '0';
      elsif CNTCLR_CLK'event and CNTCLR_CLK='1' then
   CNTCLR_FB <= CNTCLR_D;
      end if;
   end process;

   (COUNT2, COUNT1, COUNT0) <= std_logic_vector'(COUNT2_FB & COUNT1_FB &
   COUNT0_FB);
   process (COUNT0_CLK_ctrl, COUNT0_ACLR_ctrl) begin
      if COUNT0_ACLR_ctrl='1' then
   (COUNT2_FB, COUNT1_FB, COUNT0_FB) <= std_logic_vector'("000");
      elsif COUNT0_CLK_ctrl'event and COUNT0_CLK_ctrl='1' then
   (COUNT2_FB, COUNT1_FB, COUNT0_FB) <= std_logic_vector'(COUNT2_D &
         COUNT1_D & COUNT0_D);
      end if;
   end process;

-- Start of original equations
   COUNT0_CLK_ctrl <= CLK;
   COUNT0_ACLR_ctrl <= RSTDRV;
   CE_D <= CSZ;
   CE_CLK <= (IOR) and (IOW);
   CE_ACLR <= CNTCLR;
   CNTCLR_D <= to_std_logic(std_logic_vector'(COUNT2 & COUNT1 & COUNT0) =
   "111");
   CNTCLR_CLK <= CLK;
   CNTCLR_ACLR <= RSTDRV;


   process (CE, COUNT0, COUNT1, COUNT2)
   begin
      (COUNT2_D, COUNT1_D, COUNT0_D) <= std_logic_vector'("000");
      if (not CE)='1' then
   (COUNT2_D, COUNT1_D, COUNT0_D) <= std_logic_vector'(COUNT2 & COUNT1 &
         COUNT0);
      else
   (COUNT2_D, COUNT1_D, COUNT0_D) <=
         std_logic_vector'(unsigned(std_logic_vector'(COUNT2 & COUNT1 &
         COUNT0)) + unsigned'("001"));
      end if;
   end process;
   RD_bar <= RSTDRV or (not IOR and CNT);
   WR_bar <= RSTDRV or (not IOW and CNT);
   CNT_D <= to_std_logic(std_logic_vector'(COUNT2 & COUNT1 & COUNT0) = "000" or
   std_logic_vector'(COUNT2 & COUNT1 & COUNT0) = "111");
   CNT_CLK <= CLK;


-- Assignments added to explicitly combine the effects of 
-- multiple drivers and negative assignments in the source
   WR <= not WR_bar;
   RD <= not RD_bar;
end Zbuscon_behav;

[VHDL (Gast)]

Hab auch einen ABEL Code,

den VHDL Code hab ich durch den Converter von Xilinxs gejagt.

Declarations

CLK PIN;
!IOR PIN;
!IOW PIN;
RSTDRV PIN;
CSZ PIN;
!RD PIN;
!WR PIN;
CNT PIN istype 'reg';
CE NODE istype 'reg';
CNTCLR NODE istype 'reg';
COUNT2..COUNT0 pin istype 'reg';
COUNT = [COUNT2..COUNT0];


Equations


COUNT.CLK = CLK;
COUNT.ACLR = RSTDRV;

CE    :=   CSZ;
CE.CLK    =  !IOR & !IOW;
CE.ACLR    =  CNTCLR;  
CNTCLR    :=  COUNT == '7';
CNTCLR.CLK    =  CLK;
CNTCLR.ACLR  =  RSTDRV;

when !CE then COUNT := COUNT;      " Counter for recover time 
     else COUNT := COUNT + 1;

RD   =   RSTDRV # ( IOR & CNT );    " RESET Z8536 => RD ana WR active
WR   =   RSTDRV # ( IOW & CNT );

CNT  :=  (COUNT == 0) # (COUNT == '7');
CNT.CLK  =  CLK;

end Zbuscon

[Christoph db1uq K. (christoph_kessler)]

Die Software bietet meistens eine Ausgabe als unübersichtliches 
Schaltbild, Stichwort RTL register transfer level:
https://de.wikipedia.org/wiki/Registertransferebene

[Andreas S. (Firma: Schweigstill IT) (schweigstill)]

VHDL schrieb im Beitrag #4302693:
> Gibt es die möglichkeit aus bestehenden VHDL Code ein Schematic zu
> erzeugen?

Ja, die üblichen Werkzeuge wie z.B. Xilinx ISE/Vivado bieten solche 
Darstellungen. Allerdings sind die erzeugten Schaltpläne nicht wirklich 
übersichtlich, so dass man sie eigentlich nur verwendet, um sich das 
Syntheseergebnis einiger Details anzuschauen, z.B. in Hinblick auf 
wegoptimierte Gatter. Sie eignen sich nicht allzu sehr, um einen groben 
Überblick zu erhalten.

> Der angehangene Code ist nicht von mir

Liegt denn die ausdrückliche Erlaubnis der Urhebers vor, diesen 
Quellcode hier zu veröffentlichen? Oder hast Du etwa einen 
Urheberrechtsverstoß begangen?

> Damit ich ihn verstehen kann bräuchte ich ein Schematic

Dann solltest Du Dir ein Projekt in der Entwicklungsumgebung Deiner Wahl 
anlegen und den Code dort synthetisieren.

[VHDL (Gast)]

den Code darf ich verwenden.

könnte jemand vielleicht eine schnelle skizze zeichnen...

wäre echt klasse.

[VHDL (Gast)]

mit dem rtl komme ich nicht weiter.

[VHDL (Gast)]

Warum ist der ABEL Code eifentlich wesentlich kürzer als der 
Konvertierte VHDl Code

[Klartexter (Gast)]

6 D-FF und ein 3bit counter das ist nun wirklich nicht schwierig.

Einfach die 7 Baueklemente hinmalen, deren Ports beschriften und über 
die Kombinatorik verdrahten -> fertig!

[Andreas S. (Firma: Schweigstill IT) (schweigstill)]

VHDL schrieb im Beitrag #4302755:
> den Code darf ich verwenden.

Verwenden != veröffentlichen...

> könnte jemand vielleicht eine schnelle skizze zeichnen...

Ja, Du selbst. Warum sollte jemand von uns Deine Hausaufgaben oder 
Arbeit machen? Ist außerdem Google kaputt? Die Suchbegriffskombination 
"vhdl schematic" liefert Unmengen an Treffern, die sich auf die 
unterschiedlichsten Werkzeuge beziehen.

[Lattice User (Gast)]

VHDL schrieb im Beitrag #4302764:
> Warum ist der ABEL Code eifentlich wesentlich kürzer als der
> Konvertierte VHDl Code

Weil der Konverter nicht mit dem Ziel geschrieben worden ist lesbaren 
VHDL Code zu erzeugen.
Es fängt schon damit an, dass er den Counter nicht als Vector 
declariert, und dann noch IEEE.std_logic_arith.all verwendet, d.h. 
veraltet ist.

Von Hand konvertiert wäre nur wenig (wenn überhaut) umfangreicher.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

VHDL schrieb im Beitrag #4302693:
> Gibt es die möglichkeit aus bestehenden VHDL Code ein Schematic zu
> erzeugen?
Du kannst eine RTL-Schematic draus machen lassen.

VHDL schrieb im Beitrag #4302764:
> Warum ist der ABEL Code eifentlich wesentlich kürzer als der
> Konvertierte VHDl Code
Weil der automatisch generierte VHDL unheimlich geschwätzig ist. Dort 
wurde z.B. der Zählervektor in einzelne Bits aufgedröselt. Das ist 
umständlich und bringt viel Text mit sich.

Ich würde dieses Design übrigens eher händisch vomABEL Code in VHDL 
übersetzen. Und es zudem synchron machen, damit so ein Gemurkse wie mit 
dem taktsynchronen CNTCLR, der aber auf den asynchronen Reset geht, 
nicht nötig ist.

[Karl_Daller (Gast)]

Du koenntest auch eine Testbench dazuschreiben und
die ganzen Signale z. B. in Modelsim anschauen.

Karl

[Duke Scarring (Gast)]

VHDL schrieb im Beitrag #4302693:
> Gibt es die möglichkeit aus bestehenden VHDL Code ein Schematic zu
> erzeugen?
Ja, siehe Anhang.

Ich bezweifele aber, das das beim Verständnis wirklich hilfreich ist.

Duke

[Michael W. (Gast)]

Diese Art ist es sicher nicht. Eher kontraproduktiv. Aber eigentlich 
sollte es doch möglich sein, sowas hinzubekommen.