Schaltregler Layout - Stromschleifen - GND-Layer

[Robert T. (tillule)]

Ich habe kürzlich schon einmal genervt bzgl. Kondensatoren und wollte in 
einem neuen Thread nun auf das Layout eingehen.

Projekt:
Buck-Boost-Wandler, V_in = 12-14Vdc, 1.2Vdc <= V_out <= 50Vdc, I_out_max
= 10A, P = 2 bis 3 parallele Stufen à 80-120W (mal schaun, was ich pro
Stufe an Ausgangs- und "Radio-"Leistung hinbekomme).
Verwendeter Controller: LT3790 (200kHz - 700kHz einstellbar)
(http://cds.linear.com/docs/en/datasheet/3790fa.pdf)
Schaltungen, an denen ich mich orientiert habe:
- 360W 24V 15A Parallel Voltage Regulator (DB Seite 25)
- Eval-Bord zum Controller
(http://cds.linear.com/docs/en/demo-board-manual/DC2123AF.PDF)

Es gibt bei Schaltreglern 20 Facetten, die zu betrachten sind und nicht 
selten kann man die eine nur auf Kosten einer anderen umsetzen.

- Stromschleifen klein halten
- kurze dV/dT-Wege
- niedriger Ausgangsripple
- debugfreundliches PCB

Ausgangsproblem ist die Buck-Boost-Brücke im angehangenen Schaltplan.
Glaub ein grob typisches Ding (H-Brücke um eine Induktivität und ein 
Sense-Widerstand zwischen PGND und der Low-Side der Brücke). Achso ... 
vllt. nicht immer gängig: M2 und M4 haben parallel eine Schottky, die 
ein wenig früher durchlässig wird.
(Angaben zu verwendeten Bauteilen habe ich weiter unten gemacht)

Die angehangenen Layout-PNGs sollen eine Aufteilung darstellen - 
natürlich kommen die gleichen Polygone nochmal auf den BOTTOM-Layer und 
werden ordentlich durchkontaktiert.

Zu Beginn dachte ich an eine einseitige Bestückung um die Rückseite 
angenehmer kühlen zu können (V1 der PCB-Ansichten), aber wenn man mal 
Strompfade einzeichnet merkt man doch einen imensen Unterschied 
insbesondre im Bereich der Ausgangs-Kondensatoren (V2 der PBC-Ansichten) 
- dort eingezeichnet sind 3 Elkos - aktuell schwebt mir die doppelte 
Bestückung wie im Schaltplan angegeben vor (6 KerKos und 4 Elkos - TOP 
und BOTTOM-Layer nutzen - vgl. Layout_V8.png).

2-lagig oder 4-lagig?
Um weiter zu kommen, müsste ich mich un entscheiden, ob 2lagig (2x2Oz) 
oder 4lagig (1Oz, 0.5Oz, 0.5Oz, 1Oz)
Diesbezüglich ist der GND-Layer und seine Notwendigkeit natürlich Thema.
Das DB vom Controller sagt dedicated GND-Layer, aber im Bereich der 
Brücke, also in den oberen 2 Dritteln geht eh kein Signal auf GND zurück 
sonder jeglicher Strom wandert brav im Kreis.
Was die Strombelastbarkeit angeht ist die 4 lagige Variante aber auch 
nicht wirklich schlechter, da 1Oz und 0.5Oz ca. den gleichen Strom 
abkönnen wie 1x2Oz und man ist mit 4 Lagen wesentlich flexibler, was die 
Kontaktierung der Gates angeht.
Ich tendiere daher zu 4lagig mit dedicated GND-Layer auf einer Innenlage 
und die übrigen 3 für die Brücken-Signale, bzw. im darunter liegenden 
Bereich hat man dann 3 Layer für Signale um den Controller zu bedrahten.

Vias:
Wenn ich die PCB-Fertigungswelt richtig verstanden habe, gibt es 
zumindest im Low-Cost-Bereich keine Durchkontaktierung mehr per 
eingepressten Kupferhülsen, sodass man die Stromführenden Lagen dann mit 
möglichst vielen möglichst kleinen Vias (0.3mm) verbindet und dadurch 
dann auch die thermische Belastung auf die Rückseite übertragen bekommt.

Kühlung:
Ursprünglich dachte ich wie schon geschrieben, die Rückseite garnicht zu 
bestücken und die ganze Platine BOTTOM-seitig auf einen Kühlkörper zu 
drücken. Das geht nicht mehr so einfach, wenn man die Kondensatoren auch 
rückseitig bestückt.

Gate Widerstände:
ich hab hier im Forum gelesen, dass Gate-Widersände nicht selten mehr 
Nach- als Vorteile mit sich bringen. Derzeitiger Plan ist, diese dennoch 
vorszusehen, da sie in 603 die Pfade nicht groß verlängern und das ganze 
ja wahrscheinlich mehrfach gelayoutet/getestet (überarbeitet) werden 
muss.

Ripple:
zu guter Letzt nochmal allgemein das Thema Ripple. Ich erwarte ja, dass 
mir gerade der Brückenbereich im Bereich 500kHz ordentlich um die Ohren 
rippled. In wie weit sollte man, wenn eh alles rumschwingt noch auf 
Feinheiten wie dedicated GND-Layer (dort wo er eh nicht benutzt wird) 
oder Gate-Widerstände achten?

Soweit das Vorhaben. Ich nehme an, 1000 Dinge nicht berücksichtigt zu 
haben und würde mich freuen, wenn Ihr mich vor dem einen oder andren 
Dummbatzfehler bewahren könntet.
Es gibt ein EvalBoard von LT, welches 120Watt (24V/5A) abkönnen soll. 
Zum Layout habe ich nur TOP/BOTTOM-Bilder gefunden (als PNG angehangen); 
Schaltplan dazu gibts im zugehörigen DB: 
http://www.farnell.com/datasheets/1753700.pdf
^^schaut mir nicht so aus, als hätten die sich zu arg um Stromschleifen 
gekümmert.

Danke und Lieben Gruß
Robert

_________________________________

verwendete Bauteile

L1:
COILCRAFT SER2915L-103KL 10μH
http://www.coilcraft.com/pdfs/ser2900.pdf

M3 & M4:
Vishay SiR662DP
http://www.vishay.com/docs/65253/sir662dp.pdf
R_ds = 4.8mOhm bei V_gs = 4.5V
Q_gate = 42nC
V_ds = 60V

M1 & M2:
Vishay SiR404DP
http://www.vishay.com/docs/64815/sir404dp.pdf
R_ds = 1.75mOhm bei V_gs = 4.5V
Q_gate = 97nC
V_ds = 20V

D_M2 & D_M4
Vishay V15P45-M3
V_F = 0.31V
^^da habe ich geschlafen - verträgt nur 45V und ich muss nach nem Bruder 
suchen (der hätte dann V_F = 0.4V)


C_OUT_Ex:
Panasonic 50SVPF68M
http://industrial.panasonic.com/cdbs/www-data/pdf/AAB8000/AAB8000C177.pdf

C_OUT_Kx:
X7R - 50Vdc, 10uF, 1210
weiss noch nicht welche

C_INx
Panasonic 16SVPF1000M

Controller:
Linear Technology LT3790
http://cds.linear.com/docs/en/datasheet/3790fa.pdf

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Robert T. schrieb:
> ^^schaut mir nicht so aus, als hätten die sich zu arg um Stromschleifen
> gekümmert.
Na, das sieht doch recht gut aus: alles Relevante spielt sich in der 
Mitte der Leiterplatte ab (lass einfach mal die Elkos aus der 
Betrachtung raus). Und das Regler-IC ist sauber aus dem "heißen" Bereich 
herausgehalten. Der einzige "Schwachpunkt" ist die etwas seltsame 
Ankopplung der Spule...

Dein Layout ist übrigens noch recht "luftig". Leg einfach mal echte 
Bauteile auf einen Ausdruck.

Und was man auch gut sieht: keine Thermals, sondern alle Pads mitten im 
Kupfer!

[6a66 (Gast)]

Hallo Lothar,

möchte Dir nochmal ausdrücklich für Deine Mühe zum Thema "Layout von 
Schaltregelern" auf der Homepage danken, habe mir die Seite mal 
angesehen.

Eine Frage zur Aussage bleibt noch:
"3. keine Leitung und auch keine Massefläche unter der Spule. Denn sonst 
koppelt das Magnetfeld der Spule in die Leiterbahn oder die Masse ein 
und induziert dort Störströme. "

Wäre es nicht besser eine an den Scheltregler angebundene Masse nur 
unter dem Schaltregeler und die Suple zu machen - zur Abschirmung? Dann 
kann ich unter den darunterliegenden Lagen zumindest wieder durchgehen. 
Denn konsequenterweie müsste ich dann ja auch auf der gegenüberliegenden 
Seite Nichts platzieren da ich ja keine Abschirmung durch die Masse 
hinbekommen da ich ja keine Masse verlegen darf.

rgds

[Robert T. (tillule)]

>Und was man auch gut sieht: keine Thermals, sondern alle Pads mitten im
>Kupfer!
Is klar - dacht nur die Thermal-Pads sind bei den PNGs ganz gut für die 
Übersichtlichkeit; kommen im Bereich der stromführenden Pfade raus.

Bissl enger geht immer - wollte ein wenig der Debugfähigkeit Respekt 
zollen: ein durchgeflitzten FET rauslösen können, ohne vorher 
großbauende Teile wie Spule/Elko lösen zu müssen etc.

Habs jetzt nochmal zusammengeschubst vor allem indem ich "unter" der 
Spule bestücke. Da passt ja die Frage von 6a66 dazu.
Hatte mich das auch schon gefragt und auch schon Beiträge gelesen, die 
gegenteiliges für gut empfinden.
Hat's vllt. was mit der Spulenbauform zu tun? Der von mir verwendete Typ 
ist zB. zum PCB hin geshielded. Das Shield hängt an einem 3. Pin mit dem 
DB-Hinweis "Pad is for mounting stability only. Do not connect to ground 
or other circuits."

Kann die Spule auch wieder nach oben klappen - wenn der Punkt 3 
unabhängig von der Kondition geshielded oder nicht ist.

Wenn das Layout des EvalBoards nachahmenswürdig ist, kann ich versuchen, 
dieses nachzuempfinden. Würd dann gern noch verstehen, warum die von LT 
so großzügig layouten was die Schleifen angeht und auch die 
Gate-Leitungen sind nicht allzu kurz.

Danke schonmal vorab
Robert

edit:
Vias auf Pads, so wie's im EvalBoard zu sehen ist. Kann ich das auch so 
machen, ohne irgendetwas berücksichtigen zu müssen? Oder sind das von 
Kinderhand nachgeschliffene Vias, sodass die Auflagefläche wieder plan 
ist und der PCB-Lieferant die Mehrarbeit in Rechnung stellen muß.
Gate-Pins der PowerPak-SO8 müssen beachtet werden, der Rest könnte doch 
durchgelocht werden?!

[Michael K. (Gast)]

6a66 schrieb:
> Eine Frage zur Aussage bleibt noch:
> "3. keine Leitung und auch keine Massefläche unter der Spule. Denn sonst
> koppelt das Magnetfeld der Spule in die Leiterbahn oder die Masse ein
> und induziert dort Störströme. "
>
> Wäre es nicht besser eine an den Schaltregler angebundene Masse nur
> unter dem Schaltregeler und die Spule zu machen - zur Abschirmung?

Am Beispiel eines Buck Converters mit SMD Drossel erklärt:

SMD Drosseln haben große Anschlusspads. Leiterbahnen / Masseflächen 
unter diesen Pads erhöhen faktisch die Kapazität und führen zu höhere 
Störströmen und mehr Verlust im Halbleiterschalter.

Das Betrifft beim Buck aber nicht beide Seiten der Spule gleichmäßig.
Eine Seite wird geschaltet, die andere liegt relativ ruhig über den 
Ausgangskondensator auf einem stabilen Potential.
Bereits flächig unter dem 'Ausgangspad' kann also bereits eine 
Massefläche.
Die unruhige Seite, also Ausgang des Regler ICs sollte so wenig 
Kapazitätsbelag haben wie möglich, daher keine Massefläche vom Regler 
bis zur Spule (und Diode) und auch alles an Leiterbahnen fernhalten die 
empfindich sind oder Störungen weitertragen.
Die unruhige Seite der Spule sollte der Wicklungsanfang sein (markiert 
mit Punkt) da der innen liegt und so die Wicklung selbst schon 
Schirmfunktion ausübt.

Die direkte Abstrahlung ist bei kurzen Leitungen nicht so das Problem.
Das meiste breitet sich Leitungsgebunden aus bis es endlich eine 
Leiterbahn gefunden hat die so lang ist das sie als gute Antenne taugt.
Daher dicht am IC abblocken und Ausbreitung verhindern.

[6a66 (Gast)]

Hallo Michael,

Danke für den Reply.

Michael K. schrieb:
> SMD Drosseln haben große Anschlusspads. Leiterbahnen / Masseflächen
> unter diesen Pads erhöhen faktisch die Kapazität und führen zu höhere
> Störströmen und mehr Verlust im Halbleiterschalter.

Verstanden, deswegen würde ich eine getrennte Massefläche unter der 
Induktivität bis rüber zum Regler ziehen damit das in die Lagen drunter 
nicht einkoppeln kann. Diese Massefläche würde ich dann an der Masse des 
Schaltreglerss oben anbinden, ein Sternpunkt.

Michael K. schrieb:
> Das Betrifft beim Buck aber nicht beide Seiten der Spule gleichmäßig.
> Eine Seite wird geschaltet, die andere liegt relativ ruhig über den
> Ausgangskondensator auf einem stabilen Potential.

Ack

Michael K. schrieb:
> Bereits flächig unter dem 'Ausgangspad' kann also bereits eine
> Massefläche.

????

Michael K. schrieb:
> Die unruhige Seite, also Ausgang des Regler ICs sollte so wenig
> Kapazitätsbelag haben wie möglich, daher keine Massefläche vom Regler
> bis zur Spule (und Diode) und auch alles an Leiterbahnen fernhalten die
> empfindich sind oder Störungen weitertragen.
> Die unruhige Seite der Spule sollte der Wicklungsanfang sein (markiert
> mit Punkt) da der innen liegt und so die Wicklung selbst schon
> Schirmfunktion ausübt.

Ack, sehr verständlich.

Michael K. schrieb:
> Die direkte Abstrahlung ist bei kurzen Leitungen nicht so das Problem.
> Das meiste breitet sich Leitungsgebunden aus bis es endlich eine
> Leiterbahn gefunden hat die so lang ist das sie als gute Antenne taugt.
> Daher dicht am IC abblocken und Ausbreitung verhindern.

Jou und wo binde ich die an welche Masse an, doch am besten an die vom 
Schaltregler. Die ist aber meist so klein dass ich da nichts mehr rundum 
zur Verfügung habe also muss ich da in einer Innlenlage wegtauchen. 
Könnte ich also nochmal den oben erwähnte Schirmmasse verwenden. Oder?

[Frank (Gast)]

Gutes EMV-Design fängt schon beim Schaltplan an und da sehe ich nichts 
davon. Bereits hier sollte man die Stromlaufpfade deutlich kennzeichnen 
und entsprechende Maßnahmen einzeichnen.

So einen abgesetzten Block von Kondensatoren zu zeichnen ist schon mal 
nicht günstig. Man sollte die genau dahin zeichnen wo sie auch richtig 
hingehören.

Hätte man beides gemacht würde man sich im Layout leichter tun. Alles 
Stromtragende muß möglichst kurz gehalten sein und durch Kondensatoren 
kurzgeschlossen werden. Alles Nichtstromtragende darf länger sein, falls 
hochohmig bennötigt es Sicherungsleitungen gegen kapazitive Einkopplung 
(ist bei einem Schaltnetzteil eher kein Problem).

Darauf bezugnehmend sind die ersten Entwürfe sicher weit von optimal, 
die zweiten Entwürfe zwar schon besser, aber ebenfalls nicht optimal. 
Die Strompfade bis zum Kurzschlußelement (Kondensator) müssen minimal 
sein. Also muß der Kondensator dorthin rücken wo er gebracht wird und 
nicht da wo noch Platz für ihn ist. Hier macht sich wieder die fehlende 
Vorarbeit im Schaltplan bemerkbar ...

Einlagig, zweilagig oder 4-lagig ist Geschmacks- und Kostenfrage. 
Zwingende Gründe gibt es eher selten. Eine Masseebene kann man verwenden 
macht das Layout einfacher als ohne, bzw. allgemein wird das Layout 
durch mehr verfügbare Kupferebenen leichter. Insofern, wenn es nicht 
schadet nimmt man eben mehr.

[Robert T. (tillule)]

>Hätte man beides gemacht würde man sich im Layout leichter tun.
Ist nicht so, dass der Kunde faul ist ... vielleicht unkundig bis dumm, 
aber nicht faul ;)

>Darauf bezugnehmend sind die ersten Entwürfe sicher weit von optimal,
>die zweiten Entwürfe zwar schon besser, aber ebenfalls nicht optimal.
>Die Strompfade bis zum Kurzschlußelement (Kondensator) müssen minimal
>sein. Also muß der Kondensator dorthin rücken wo er gebracht wird und
>nicht da wo noch Platz für ihn ist. Hier macht sich wieder die fehlende
>Vorarbeit im Schaltplan bemerkbar ...

Ist damit gemeint, das PGND-Polygon seitlich hochzuziehen (siehe V10), 
sodass die Kondensatoren näher am V_IN/V_OUT-Signal platz finden 
(vertikale KerKon-Reihen)?
Verkürzt das den Strompfad? Dachte der stromführende Pfad geht auch 
entlang der Masseschleife. Wahrscheinlich wird unterschieden zwischen: 
Strompfad bis zum Kurzschlußelement und Stromschleife, welche den 
Strompfad bis zum Kurzschlußelement und den Weg entlang der Masse 
beinhaltet.

Die Bauteile in der V10 sind derweil so dicht, dass ich bezweifle, diese 
noch gescheit löten zu können. Außerdem sind die Signal-Polygone 
insbesondere im Bereich Low-Side/R_Sense (mittleres Polygon über der 
Masse) arg knapp, sodass Leiterquerschnitt und Durchkontaktierungen zum 
BOTTOM-Layer wahrscheinlich geflickschustert werden müssen.
Aber da solls erstmal nicht drum gehen ... will erstmal verstehen, in 
welche Richtung die Götter zu schubsen versuchen. Meine Grenzen in Bezug 
auf Umsetzung werde ich dann erkennen.

KerKo/Elko(OS-CON)
Hab jetzt wahrscheinlich mehr als notwendig mit KerKons geblockt, hab 
ich die Philosophie dem EvalBoard grob richtig abgeschaut? :
Elko kann ein wenig weiter weg - nah ans Geschehen müssen die 
Low-ESR/ESL-Kollegen.

Nun habe ich die Strompfade so wie ich glaube, dass sie aussehen in den 
Schaltplan eingezeichnet. M2 und M4 kann ich also weglassen? Wo liegt 
der Denkfehler?

Danke
Robert

[Robert T. (tillule)]

Nach ein wenig Ausarbeitung hier nun mein Stand der Dinge (Board_V11):
- PCB: 4x1Oz, 1mm
- Layer 1 und 16 zur Bauteilanbindung, Layer 15 für Signale
- kein flächendeckender GND-Layer, sondern 4 untereinander liegende 
Polygone für das jeweilige Brücken-Signal
- kein gesternter, aber partitionierter PGND/AGND
- kein GND unter Spule
- im weniger stromtragenden Bereich DGND unterstützen Layer 1 15 16 die 
Signalanbindung, Layer 2 bleibt untouched (DGND)
Auf den Bildern sind nur Layer 1 oder Layer 1 & 15 eingeblendet - die 
Polygone aud 2 & 16 sind identisch.

Die GND-Partitionierung ist glaub ich nicht gänzlich ungelungen, ca. 2 
Eingänge von 2 auf PGND OpAmps werden vom digitalen Teil gespeißt und 
stellen somit Querschläger dar, überschreiten aber keine Sense-Leitungen 
oder irgendetwas anfälliges (links unten auf der Platine).
Darf man sich so etwas leisten oder feuern die Götter bei kleinen 
Vergehen auch schon den Scheiterhaufen an?

Zu den Vias hab ich noch eine Frage:
Um die 4 Layer im Bereich der H-Brücke stromtragend nutzen zu können, 
wollte ich die Platine ins Piercing-Studio schicken. Das eine und andre 
Schriftstück zu "Vias on Pad" ist mir ebenfalls in die Finger geraten. 
(Dort grob die Aussage, dass man keine Durchgangs-Vias nehmen möge).

Ich habe 2 Signale der H-Brücke besipielhaft gepirced (Durchgangs-Vias, 
Sackloch könnte man mit Lötstop auf der Unterseite realisieren).
Nun wollte ich meine 5-10 Exemplare händisch löten. Spielt das Thema 
Sackloch dann überhaupt noch eine Rolle?
Wie ist das mit der Unebenheit durch Vias unter den Pads?
Die kritischen Bauteile sind PowerPack SO8 und ich habe die 
Anschluß-Pads relativ weit herausgezogen, um sie mit Kolben löten zu 
können.
Meine Piercing-Taktik wäre: Vias unter das Bauteil so viel wie möglich, 
aber keine auf die unter dem Bauteil herausragenden Anschlußpads.
Spricht irgendetwas gegen dieses Vorgehen?

Danke fürs Durchhalten ;)
Robert

edit: Sense-Signale sind 2x6mil, alle Gate-Ansteuerungsleitungen 10mil, 
keine Gate-Widerstände vorgesehen (außer den Leiterbahnen selbst)