Verständnisfrage zu State Maschines

[Tom89 (Gast)]

Hallo Leute,

ich habe eine frage bezüglich state machines. Ein Template für einen 
Moore Automaten sieht wie folgt aus:

architecture rtl of moore_4s is

  -- Build an enumerated type for the state machine
  type state_type is (s0, s1, s2, s3);
  
  -- Register to hold the current state
  signal state   : state_type;

begin
  -- Logic to advance to the next state
  process (clk, reset)
  begin
    if reset = '1' then
      state <= s0;
    elsif (rising_edge(clk)) then
      case state is
        when s0=>
          if data_in = '1' then
            state <= s1;
          else
            state <= s0;
          end if;
        when s1=>
          if data_in = '1' then
            state <= s2;
          else
            state <= s1;
          end if;
        when s2=>
          if data_in = '1' then
            state <= s3;
          else
            state <= s2;
          end if;
        when s3 =>
          if data_in = '1' then
            state <= s0;
          else
            state <= s3;
          end if;
      end case;
    end if;
  end process;
  
  -- Output depends solely on the current state
  process (state)
  begin
    case state is
      when s0 =>
        data_out <= "00";
      when s1 =>
        data_out <= "01";
      when s2 =>
        data_out <= "10";
      when s3 =>
        data_out <= "11";
    end case;
  end process;
  
end rtl;

Soweit so gut. Jetzt habe ich aber gehört, dass man Ausgänge möglichst 
nicht kombinatorisch machen sollte. Diese sollten von einem Flip Flop 
kommen. Denn es könnte der Fall sein diese Ausgänge an eine weitere 
kombinatorik angeschlossen werden und dann das delay zwischen 2 Flip 
Flops zu groß wird. Somit könnte es zu Timingverletzungen bei der 
Implementierung kommen. Stimmt das so oder habe ich das falsch 
verstanden?
Wenn ja dann frage ich mich warum die Automaten immer in dieser form in 
der Literatur beschrieben werden...

mfg

Tom

[Bitwurschtler (Gast)]

es hinderet dich keiner daran die ausgänge durch FF zu schicken wo du 
sie brauchst

process(clk)
begin
 if rising_edge(clk)
  data_out_q <= data_out;
 end if;
end process;

Habe fertig!

[Tom89 (Gast)]

Bitwurschtler schrieb:
> es hinderet dich keiner daran die ausgänge durch FF zu schicken wo
> du
> sie brauchst
>
> process(clk)
> begin
>  if rising_edge(clk)
>   data_out_q <= data_out;
>  end if;
> end process;
>
> Habe fertig!

Das ist mir schon klar, ich wollte eigentlich nur wissen ob mir jemand 
diese These bestätigen kann.
Wäre dann nicht diese State machine generell besser?

  process (clk, reset)
  begin
    if(reset = '1')then
      state <= s0;
    elsif(rising_edge(clk)) then
      state <= nex_state;
    end if;
  end process;

  -- Logic to advance to the next state
  process (state, data_in)
  begin
    case state is
      when s0=>
        if data_in = '1' then
          nex_state <= s1;
        end if;
      when s1=>
        if data_in = '1' then
          nex_state <= s2;
        end if;
      when s2=>
        if data_in = '1' then
          nex_state <= s0;
        end if;
    end case;
  end process;
  
  -- Output depends solely on the current state
  process (clk, reset)
  begin
    if(reset = '1')then
      data_out <= "00";
    elsif(rising_edge(clk)) then
      case state is
        when s0 =>
          data_out <= "00";
        when s1 =>
          data_out <= "01";
        when s2 =>
          data_out <= "10";
      end case;
    end if;
  end process;

[Bitwurschtler (Gast)]

Nö, die ist inkonsistent da Ausgangsignale nicht allein von 
Zustandsvektor abhängen.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Bitwurschtler schrieb:
> inkonsistent da Ausgangsignale nicht allein von Zustandsvektor abhängen.
Wenn der Synthesizer ein wenig "mitdenkt", dann macht er den 
Zustandsvektor genau so wie den Ausgangsvektor. Diesen Freiheitsgrad hat 
er ja...