Gast
#4557836
Hallo Leute, ich möchte gerne einen LIN Datenlogger mit einem FPGA realisieren. Dieser soll nur Daten vom Bus auslesen können. Meine erste Frage: Habe ich das richtig verstanden das die Frames auf dem Bus immer gleich aussehen? Sie haben einen Header und einen Response frame. Das eigentliche Problem liegt bei der Erkennung der Baudrate. Wie machen das die Slaves? Sie nutzen das Sync-feld um die Baudrate zu erkennen und sich zu synchronisieren. Aber wie machen die das? Generieren sie dann immer zur Laufzeit einen Clock der zum Sync-feld synchron ist? Wenn ja, kann ich das auch so einfach machen? So in der Art: Ich messe die zeit der fallenden Flanke des Startbits bis zum 7ten bit und teile den wert dann durch 8. So könnte ich die Frequenz berechnen. Ich nutze den Clocking Wizard IP von Xilinx. Aber mit diesem kann ich mir auch nicht jeden beliebigen Clock generieren... Oder gibt es da feste Standards welche benutzt werden? Beispielsweise werden vielleicht nur 3 verschiedene Baudraten eingesetzt. Danke schon mal für die Hilfe Franz
