Hallo Leute, da ich in VHDL ein blutiger Anfänger bin, bräuchte ich mal eure Hilfe. Ich arbeite mit Spartan 3 von Xilinx (50 MHz Quarz). Ich möchte einen Frequenzeingang an meinem FPGA reservieren, der ein offsetbehaftetes Rechtecksignal mit einer Periodendauer von 50% misst. Genauer, dessen Frequenz misst. Der Frequenzbereich des Rechtecksignal liegt zw. 28,9kHz und ca. 45kHz. Das Ergebnis würde ich gerne als std_logic_vector weiterverarbeiten und am Ausgang als frequenzsynchrones Pulssignal wieder ausgeben. Dabei soll die Pulsbreite über eine Konstante im Quellcode eingestellt werden können. Habe leider noch wenig Erfahrung mit VHDL und freue mich deshalb über jede Hilfe die ich kriegen kann. Vielleicht könnt Ihr mir ja weiterhelfen oder habt ein ähnliches Problem schon mal gehabt. Vielen Dank im Voraus Gruß Daniel
1 resettable counter 2 loadable latch 3 bei jeder incoming flanke counter ins latch und counter reset fix und fertig. (fast) kannst du ja auch als schematic machen fehlende vhdl kenntnisse sind kein hinderins antti
Hallo Antti, zunächst mal danke für deine Antwort. Das mit Schematic wär zwar eine Lösung, aber ich würde mich do gerne in VHDL einarbeiten. Leider kann ich mit deinen Angaben nicht viel anfangen. Vielleicht gibst du mir noch einige Tipps mehr. Würde mich freuen. Gruß Daniel
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