Hallo Leute hab ein mittelschweres Problem. Bei der Kompilierung des im Anhang befindlichen VHDL-Code kriege ich immer wieder einen Fehler mit der Zeile: read(l,in_vektor); --> in meinem original vhdl-code zeile 48 Fehlermeldung:** Error: C:\Dokumente und Einstellungen\taltmann\Desktop\Beleg/Alu_lib/hdl/RAM_behav.vhd(48): Prefix of indexed name must be an array. Hab schon fast alles versucht wäre nett wenn ihr mir irgendwie weiterhelfen könnt.
Hallo Tony, da hast Du Dir aber ein dickes Ei gelegt ;-)) Bei Deinen entity-ports gibt es einen Eingang "read" - fällts Dir jetzt wie Schuppen von den Augen ?
Ja hast recht ist ja peinlich ich hab da schon ewig gebaut und umgeschrieben. Ich danke dir erstma. Ich könnt mich selber schlagen
habs auch nicht gleich gesehen, vielleicht hat ja jemand einen simplen Syntaxchecker rumliegen, der vor dem compilieren solche Fehler findet, da würde ja schon ein TCL-Script reichen.
ja das wäre ne feine sache. hab jetzt gleich noch ein problem. dieser ram kostet mich nerven das gibts ni ne kurze Erklärung: Ich hab ein txt file dort möchte ich Binärvektoren auslesen und diese in den eigentlichen Speicherplatz überführen. jetzt hab ich das alles simuliert und nun steht in jedem Vektor den ich eingelesen hab für jede 1 ein X also unforced. (0 bleiben normal) Hab jetzt wieder die ein oder andere Stunde gesucht und umgeschrieben aber es will ni klappen. Wär super wenn Ihr mir noch einmal helft. Ich dank schonmal jeden der sich das anschaut.
Hallo Tony, schau dir mal das SRAM Modell an: http://tech-www.informatik.uni-hamburg.de/vhdl/models/sram/sram.vhd Dort kann man das SRAM aus einer Datei lesen. Vielleicht bringt dich ein bisschen weiter. Gruß Jörn
aha, ja hat mir weiter geholfen. Danke dir Jörn. Musste ja irgendwas mit nem Character sein. Vielleicht find ich noch etwas das mir den string den ich da Auslese in einen STD_LOGIC_VECTOR wandelt. Sonst muss es halt ne Schleife werden. Aber trotzdem nochma danke für den Tipp.
Die folgenden Zeilen lesen Datenworte in Form von
std_logic_vector aus einem File und speichern sie
im ram_mem.
Beispiel-Textfile s. Anhang.
Wenn man read durch hread ersetzt, können die Daten
im Textfile als Hex-Werte reingeschrieben werden.
-----------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_textio.all;
use std.textio.all;
entity test is
end;
architecture behave of test is
subtype WORD is std_logic_vector(15 downto 0);
type MEM_TYPE is array(integer range <>) OF WORD;
SIGNAL ram_mem: MEM_TYPE(0 TO 5):= (others => x"0000");
begin
fillram : process
variable invec : WORD;
variable l : line;
variable count : integer := 0;
file in_txt : text is in "test.txt";
begin
while not(endfile(in_txt)) loop
readline(in_txt, l);
read(l, invec);
ram_mem(count) <= invec;
count:=count+1;
end loop;
wait;
end process;
end;
danke dir aber hab nu mein fehler gefunden. --> Man darf im Modelsim irgendwie ni von zwei Prozessen auf ein Signal schreiben dann kommt der Fehler. Hab das alles gelassen nur in einen Prozess vereint und siehe da es klappt. nu kann ich endlich normal weiter machen. Der RAM is eigentlich das geringste an meinem Projekt. Aber wie man sieht hat es die größten Schwierigkeiten gemacht.
Wollt mich nur bedanken.Die Diskussion hier hat mir bei meinem File I/O Problem sehr geholfen!! Gruß Heino
Thread beobachten
Seitenaufteilung abschaltenBitte melde dich an um einen Beitrag zu schreiben. Anmeldung ist kostenlos und dauert nur eine Minute.
Bestehender Account
Schon ein Account bei Google/GoogleMail? Keine Anmeldung erforderlich!
Mit Google-Account einloggen
Mit Google-Account einloggen
Noch kein Account? Hier anmelden.