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Forum: FPGA, VHDL & Co. Bevorzugung bit oder std_logic?


Autor: Martin (Gast)
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Hallo Leute!

Habe gerade den Datentyp bit durchgearbeitet.
(in, out, inout, buffer).

Jetzt beginne ich gerade mit den Datentypen std_logic und
std_ulogic.

Die Datentypen std_(u)logic kommen mir viel mächtiger
vor als bit.

Wenn man jetzt ein VHDL-Design in der Praxis entwirft,
setzt man diese Datentypen gemischt ein oder verwendet man
eher std_(u)logic, da diese neuer sind?

Oder wo würde man den Datentyp bit gegenüber Datentyp std_logic
bevorzugen?

Kann man alles was man mit bit realisieren kann auch mit std_logic
realisieren?

Warum sollte man überhaupt noch bit verwenden?

Danke für eure Antworten.

Tschüss, Martin

Autor: Xenu (Gast)
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>Wenn man jetzt ein VHDL-Design in der Praxis entwirft,
>setzt man diese Datentypen gemischt ein oder verwendet man
>eher std_(u)logic, da diese neuer sind?

Man verwendet eigentlich nur std_logic.

>Kann man alles was man mit bit realisieren kann auch mit std_logic
>realisieren?

Ja, aber nicht umgekehrt.

>Warum sollte man überhaupt noch bit verwenden?

Das frage ich mich auch.

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