Zynq OSERDES2 Hilfe

[Horst K. (Gast)]

Hallo,
ich bin vor kurzem auf die Zynqs gestoßen und bin gerade dabei mich in 
die OSERDES einzulesen. Durch die verfügbaren Templates und den 
Reference Designs aus XAPP585 habe ich selber mal einen Versuch 
unternommen.
Zwar werden meine Inputs korrekt serialisiert, allerdings geschieht dies 
nicht Taktsynchron zum CLKDIV. Ist dieses Verhalten normal oder habe ich 
da etwas falsch eingestellt?

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
library UNISIM;
use UNISIM.VCOMPONENTS.ALL;
entity design_1_wrapper is
    port (  CLK     : in STD_LOGIC;
            CLKDIV  : in STD_LOGIC;
            CH1_OUT : out STD_LOGIC := '0'          
    );   

end design_1_wrapper;

architecture STRUCTURE of design_1_wrapper is
  
  signal OQ_INT : STD_LOGIC := '0';
  signal RST_INT : STD_LOGIC := '1';
  signal COUNTER : INTEGER := 0;
  
begin
 
OSERDESE2_inst : OSERDESE2
    generic map (
        DATA_RATE_OQ => "SDR",   -- DDR, SDR
        DATA_RATE_TQ => "SDR",   -- DDR, BUF, SDR
        DATA_WIDTH => 7,         -- Parallel data width (2-8,10,14)
        INIT_OQ => '0',          -- Initial value of OQ output (1'b0,1'b1)
        INIT_TQ => '0',          -- Initial value of TQ output (1'b0,1'b1)
        SERDES_MODE => "MASTER", -- MASTER, SLAVE
        SRVAL_OQ => '0',         -- OQ output value when SR is used (1'b0,1'b1)
        SRVAL_TQ => '0',         -- TQ output value when SR is used (1'b0,1'b1)
        TBYTE_CTL => "FALSE",    -- Enable tristate byte operation (FALSE, TRUE)
        TBYTE_SRC => "FALSE",    -- Tristate byte source (FALSE, TRUE)
        TRISTATE_WIDTH => 4      -- 3-state converter width (1,4)
    )
    port map (
        OFB => OQ_INT,             -- 1-bit output: Feedback path for data
        OQ => OQ_INT,               -- 1-bit output: Data path output
        -- SHIFTOUT1 / SHIFTOUT2: 1-bit (each) output: Data output expansion (1-bit each)
        SHIFTOUT1 => open,
        SHIFTOUT2 => open,
        TBYTEOUT => open,   -- 1-bit output: Byte group tristate
        TFB => open,             -- 1-bit output: 3-state control
        TQ => open,               -- 1-bit output: 3-state control
        CLK => CLK,             -- 1-bit input: High speed clock
        CLKDIV => CLKDIV,       -- 1-bit input: Divided clock
        -- D1 - D8: 1-bit (each) input: Parallel data inputs (1-bit each)
        D1 => '1',
        D2 => '1',
        D3 => '0',
        D4 => '0',
        D5 => '0',
        D6 => '1',
        D7 => '0',
        D8 => '0',
        OCE => '1',             -- 1-bit input: Output data clock enable
        RST => RST_INT,             -- 1-bit input: Reset
        -- SHIFTIN1 / SHIFTIN2: 1-bit (each) input: Data input expansion (1-bit each)
        SHIFTIN1 => '0',
        SHIFTIN2 => '0',
        -- T1 - T4: 1-bit (each) input: Parallel 3-state inputs
        T1 => '0',
        T2 => '0',
        T3 => '0',
        T4 => '0',
        TBYTEIN => '0',     -- 1-bit input: Byte group tristate
        TCE => '0'              -- 1-bit input: 3-state clock enable
    );
  
  CH1_OUT <= OQ_INT;
  
  process(CLKDIV)
  begin
    if rising_edge(CLKDIV) then
        if COUNTER < 100 then
            COUNTER <= COUNTER + 1;
            RST_INT <= '1';
        else
            RST_INT <= '0';
        end if;
    end if;
  end process;
  
  
end STRUCTURE;

Ich hätte jetzt erwartet, dass die seriellen Daten synchron zur nächsten 
Taktflanke von CLKDIV ausgegeben werden. In der Simulation geschieht 
dies allerdings erst um ein paar Takte von CLK versetzt.

Den Reset-Process habe ich nur für die Simulation mit eingefügt.


Könnt ihr mir bitte helfen?


Viele Grüße.

[Duke Scarring (Gast)]

Horst K. schrieb:
> Zwar werden meine Inputs korrekt serialisiert, allerdings geschieht dies
> nicht Taktsynchron zum CLKDIV.
Simulation oder Synthese?

Ah, zu kurz gelsen:
> In der Simulation geschieht
> dies allerdings erst um ein paar Takte von CLK versetzt.
Und in der Realität?
Ich vermute mal, das wird schon so sein, allerdings betrifft es ja 
andere OSERDES auch, so das es am Ende wieder passt.

Wie groß ist denn die Latenz genau?

Duke

[Klakx (Gast)]

Horst K. schrieb:
> Ich hätte jetzt erwartet, dass die seriellen Daten synchron zur nächsten
> Taktflanke von CLKDIV ausgegeben werden. In der Simulation geschieht
> dies allerdings erst um ein paar Takte von CLK versetzt.

Das selbe Problem kommt dann nochmal besonders hoch, wenn man mit 
Clock-Enable auf CLKDIV arbeitet. Das ist nämlich genauso blöd.

Ein Support-Ticket von Xilinx hat das auch nochmal unterstrichen. Man 
solle dann auf der 1bit-Takt-Domäne das Enable setzen.

Im Prinzip musst du dich damit arrangieren zusätzliche Logik auf die 
1bit Domäne zu setzen oder dich mit dem Vor- und Nachlauf deiner Daten 
zu befassen. Z.B. Könntest du die Daten im Datenstrom verschieben, so 
dass Datenbits in einem späteren Datenword landen.

[Horst K. (Gast)]

Und ich hatte schon die Hoffnung, irgendwas falsch gemacht zu haben. :(

Kann leider erst morgen wieder ein Bild von der Waveform schicken. Aber 
es war so, dass nachdem der Reset freigegeben wurde nach zwei CLK + 4 
CLKDIV das Senden begann. Bisher habe ich es auch nur in der Simulation 
ausprobiert.
Dachte, ich bringe es erstmal hier zum laufen, bevor es auf den Zynq 
kommt.

Was mich vor allem verwundert hat, als ich das CLock-Forwarding 
aktiviert habe, um CLKDIV mit auszugeben, war der ausgegebene Takt 
synchron und die Daten verschoben. Aber das würde ja sogesehen keinen 
Sinn machen oder? Das müsste sich der Empfänger dann ja auch wider 
irgendwie zusammen suchen.
Deswegen hatte ich auf einen Fehler meinerseits getippt.

Klakx schrieb:
> Ein Support-Ticket von Xilinx hat das auch nochmal unterstrichen. Man
> solle dann auf der 1bit-Takt-Domäne das Enable setzen.

Hast du einen Link dazu zum Nachlesen? Ich sollte also bei jeder 
Taktflanke von CLKDIV, OCE für die dauer einer CLK-Periode auf High 
setzen und dann wieder auf Low?
Bzw. andernfalls meine Daten so übergeben, dass ich die benötigte 
Bitpositionen erhalte oder ohne Clock-Forwarding arbeiten, wodurch alle 
OSERDES ja den selben Versatz hätten und somit zumindest zueinander 
synchron sind.

Habe ich das richtig verstanden?

Schon mal vielen Dank für eure Antworten!